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wrhwindboy 2011-5-21 06:12: Modelsim的功能仿真和时序仿真; FPGA 设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说 ...; 1494 8 0 8

wrhwindboy 2011-5-21 06:11: （转）如何编写testbench的总结（非常实用的总结）; 如何编写testbench的总结（非常实用的总结） 1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试 ...; 1225 7 0 7

wrhwindboy 2011-5-21 06:09: 硬件工程师面试试题; 硬件工程师面试试题模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 2、平板电容公式(C=εS/4πkd)。 ...; 1316 5 0 5

wrhwindboy 2011-5-21 06:07: FPGA工程师面试试题03; 4个FPGA工程师面试题目（经历） FPGA与CPLD内部结构区别？ CPLD 以altraMAX7000这种PLD为例，可分为三块结构：宏单元（Marocell ...; 1252 8 0 8

wrhwindboy 2011-5-21 06:07: FPGA工程师面试试题02; FPGA面试宝典这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO ...; 1121 9 0 9

wrhwindboy 2011-5-21 06:06: FPGA工程师面试试题01; 什么是Setup 和Holdup时间？ 2 什么是竞争与冒险现象？怎样判断？如何消除？ 3 用D触发器实现2倍分频的逻辑电路？ ....... 4 什么是"线与" ...; 1274 5 0 5

wrhwindboy 2011-5-21 06:05: FPGA工程师面试试题00; 、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固 ...; 1182 6 0 6

wrhwindboy 2011-5-21 06:04: 电子工程师需要掌握的知识; 掌握了一下的硬件和软件知识，基本上就可以成为一个合格的电子工程师：第一部分：硬件知识一、数字信号 1、 TTL和带缓冲的TTL信号 2、 RS232和定义 3、 RS485 ...; 1411 7 1 8

wrhwindboy 2011-5-21 06:01: 数字电路一些问答??; 1 、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果 ...; 1130 6 0 6

wrhwindboy 2011-5-21 05:59: Quartus的文件后缀说明; .v ------------------ verilog 文件 .vhd ----------------- vhdl 文件 .qpf ----------------- quartus 工程文件 .vwf ----------------- 矢量波形 ...; 3541 7 0 7

wrhwindboy 2011-5-21 05:57: FPGA基础之时序设计; FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。建立时间(Setup Time)：是指在触发器的时 ...; 1272 6 0 6

wrhwindboy 2011-5-21 05:54: FPGA/CPLD重要设计思想及工程应用(时序及同步设计); 数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造 ...; 1423 7 0 7

wrhwindboy 2011-5-18 06:35: verilog设计点滴经验，对fpga设计人员很有好处; 因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定 ...; 2120 8 0 8

wrhwindboy 2011-5-9 22:26: FPGA设计的四种常用思想与技巧2; 流水线操作设计思想首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，并非 FPGA、ASIC 设计中优化时序所用的“Pipelining”。 ...; 2078 6 0 6

wrhwindboy 2011-5-9 22:23: FPGA设计的四种常用思想与技巧1; 本文讨论的四种常用 FPGA/CPLD 设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是 FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些 ...; 1731 6 0 6

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