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wrhwindboy 2011-5-8 10:36: SystemVerilog已在验证领域立稳脚跟; 简单明了的Verilog硬件描述语言是一种纯粹的为IC设计人员开发的语言，它包含用于生成一个综合到门级所需IC网表的所有构件。但是对今天极度复杂的IC设计而言，它 ...; 2683 4 0 4

wrhwindboy 2011-5-8 10:33: SystemVerilog面临之挑战和机会; 随着设计日益复杂、IC产能扩大、费用和风险升高、停滞 (甚至下降) 之工程生产力、及缩减之产品问世时间，IC相关产业目前环聚了各种高阶设计、验证、及 ...; 2098 4 1 5

wrhwindboy 2011-5-8 10:28: 如何成为IC设计高手; 如何成为IC设计高手如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更 ...; 1786 5 0 5

wrhwindboy 2011-5-8 10:27: systemverilog学习的一个好网站; http://www.asic-world.com/systemverilog/index.html http://www.synopsys.com/SystemVerilog/; 2108 7 0 7

wrhwindboy 2011-5-8 07:22: FPGA和CPLD基本结构; 一、FPGA的基本结构 FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬 ...; 1729 6 0 6

wrhwindboy 2011-5-8 07:19: FIFO depth介绍; One of the most interesting architectural decision in the design project is how to calculate the depth of a FIFO. FIFO is an intermediate logic ...; 2168 8 0 8

wrhwindboy 2011-5-8 07:17: 怎样成为优秀的电子工程师-【强烈推荐】转; 如何成为优秀的电子工程师，我想这个问题应该是每个从事这个行业的人都很想知道答案的吧。我用自己20年的经验简单谈谈吧。首先，要不断充实自己，不断 ...; 1278 7 0 7

wrhwindboy 2011-4-23 11:02: ARM处理器启动代码的分析与设计; ARM体系结构目前，ARM系列的通用32位RISC微处理器有ARM７、ARM９、ARM９Ｅ、ARM１０等多个产品，这些处理器可以工作于7种模式下。除User模式以外的其它模式都叫 ...; 1720 7 0 7

wrhwindboy 2011-4-23 11:00: lpc2103中断; 以前搞过avr的小车，但是没用到中断，最近虚席arm单片机，也想接触一下中断，看了遍视频教程，感觉arm的中断太难了，完全看不明白，现在不打算全都弄明白，就只 ...; 2457 6 0 6

wrhwindboy 2011-4-23 10:57: ARM2200下的中断编程; 最近一直在和ARM2200打交道，总结了下在ARM zlg模版中如和编写中断的方法(涉及了向量中断，非向量中断和外部中断的编写方法）本人初学，以下为本人观点 ...; 2060 8 0 8

wrhwindboy 2011-4-23 10:53: ARM启动代码分析; ARM启动代码分析－philips的LPC2xxx系列 /********************************************************************************************** *Fi ...; 1911 6 1 7

wrhwindboy 2011-4-23 10:52: ARM启动代码详解; 先说一下启动代码的位置，启动代码是在板子加电后首先执行的。所以非要用汇编来写才行。要完成处理器模式的初始化、设置中断向量表、设置各个模式下的堆栈、初始 ...; 2525 4 0 4

wrhwindboy 2011-4-23 10:50: 跨越鸿沟：同步世界中的异步信号; 在 http://www.mcu123.net/bbs/thread-4394-1-3.html 这找的一篇关于clock domain crossing的paper感觉还不错; 1571 4 0 4

wrhwindboy 2011-4-23 10:48: 关于verilog综合-个人小结; 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射 1、连 ...; 1542 5 0 5

wrhwindboy 2011-4-23 10:46: 基于FPGA的多种分频设计与实现; 0 引言分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分 ...; 1613 6 0 6

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