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wrhwindboy 2011-4-23 10:43: 影响FPGA设计中时钟因素的探讨(建立与保持时间写的很好）; 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成 ...; 1622 7 0 7

wrhwindboy 2011-4-23 10:38: ModelSim+SE+6[1].5下载及安装步骤; ModelSim SE 6.5 下载及安装步骤 1 ModelSim SE 6.5 下载在 ModelSim 网站 www.model.com 下载 ModelSim SE 6.5 源文件，进入 www.model.com ...; 2067 5 0 5

wrhwindboy 2011-4-23 10:36: FPGA的时钟设计; 无论是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工 ...; 1457 5 0 5

wrhwindboy 2011-4-23 10:31: RTL级建模的基本思想; RTL级建模的基本思想任何计算机语言都是人与计算机交流的一种载体，就像我们和美国人交流一样，大家要用一种双方都能识别的语言作为表达方式才能将我们 ...; 2147 6 0 6

wrhwindboy 2011-4-23 10:29: 静态时序分析（Static Timing Analysis）基础与应用（1）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业 ...; 1409 7 0 7

wrhwindboy 2011-4-23 10:28: 静态时序分析（Static Timing Analysis）基础与应用（2）; 在这些Boundary Condition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上 Boundary Condition后，只要Clock给定，所 ...; 1632 6 0 6

wrhwindboy 2011-4-23 10:26: 约束、时序分析的概念; 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻 ...; 1127 8 0 8

wrhwindboy 2011-4-23 10:24: 分频器的verilog HDL描述; 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当 ...; 1833 7 0 7

wrhwindboy 2011-4-23 10:23: Verilog HDL语言在FPGA/CPLD开发中的应用; 近30年来，由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发 ...; 1220 8 0 8

wrhwindboy 2011-4-23 10:20: Verilog代码优化之case语句; 可综合的verilog是一个，最优化的代码也是一个，所以就想说说这方面的问题，算是自己攒的一点经验分享吧，可能会有所欠缺或者说的不太对，还望EDN的各路高手指 ...; 5744 9 0 9

wrhwindboy 2011-4-23 10:13: Verilog PLI应用简介; PLI是什么？PLI = Verilog Program Language Interface，也称为Verilog PLI。简单来说，PLI提供一种接口，将用户编写的C或C++程序连接到verilog仿真器上，实现v ...; 2270 11 0 11

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