提出了一种由64 位加法器构成的以时序逻辑方式设计的64 位宽位乘法器，此乘法器比纯组合逻辑构成的乘法占用硬件资源少，结构简单，基于VHDL 语音模块化的设计，有利于器件的升级与位数扩充具有一定的实用价值。
