关于时钟的讨论 关于时钟的讨论 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功 地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的 偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控 时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合 。 1．全局时钟     对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PL D/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控 设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA 都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器 件中最短的时钟到输出的延时。 图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入D[1..3]应遵守建立时间和保持时间的约束条件。建立和 保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在应用 中不能满足建立和保持时间的要求，则必须用时钟同步输入信号(参看下一章“异步输入 ”)。 [pic] [pic] 图1 全局时钟 （最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时 钟的建立时间tsu和保持时间th） 　 2．门控时钟    在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘 积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单……