基于Verilog_HDL的DDS相位累加器的一种优化设计
时间：2019-12-20
大小：181.54KB
阅读数：196
查看他发布的资源
资料介绍
摘 要:通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析，提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，该方案既具有提高速度又具有节约资源的优点，并且以一个八位相位累加器为例，给出了实验仿真结果。……
版权说明：本资料由用户提供并上传，仅用于学习交流；若内容存在侵权，请进行举报，或
联系我们 删除。
