恒定系数乘法器实验\Project\multiply\constraint\multiply.pdc..................\.......\........\..........\multiply_1.pdc..................\.......\........\designer\impl1\designer.log..................\.......\........\........\.....\designer_gen_ba.log..................\.......\........\........\.....\multiply.adb..................\.......\........\........\.....\.........dtf\verify.log..................\.......\........\........\.....\multiply.ide_des..................\.......\........\........\.....\multiply.pdb..................\.......\........\........\.....\multiply.pdb.depends..................\.......\........\........\.....\multiply.stp..................\.......\........\........\.....\multiply.tcl..................\.......\........\........\.....\multiply_ba.sdf..................\.......\........\........\.....\multiply_ba.v..................\.......\........\........\.....\simulation\postlayout\multiply\verilog.psm..................\.......\........\........\.....\..........\..........\........\_primary.dat..................\.......\........\........\.....\..........\..........\........\_primary.vhd..................\.......\........\........\.....\..........\..........\stimulus\verilog.psm..................\.......\........\........\.....\..........\..........\........\_primary.dat..................\.......\........\........\.....\..........\..........\........\_primary.vhd..................\.......\........\........\.....\..........\..........\tb_clock_minmax\verilog.psm..................\.......\........\........\.....\..........\..........\...............\_primary.dat..................\.......\........\........\.....\..........\..........\...............\_primary.vhd..................\.......\........\........\.....\..........\..........\.estbench\verilog.psm..................\.......\........\........\.....\..........\..........\.........\_primary.dat..................\.......\........\........\.....\..........\..........\.........\_primary.vhd..................\.......\........\........\.....\..........\..........\_info..................\.......\........\hdl\hdlsynchk.tcl..................\.......\........\...\loader.v..................\.......\........\...\multiplier.v..................\.......\........\...\multiply.v..................\.......\........\...\waveperl.log..................\.......\........\multiply.prj..................\.......\........\simulation\meminit.dat..................\.......\........\..........\modelsim.ini..................\.......\........\..........\modelsim.ini.sav..................\.......\........\..........\modelsim.log..................\.......\........\..........\presynth\@p@l@l_1@m\verilog.psm..................\.......\........\..........\........\..........\_primary.dat..................\.......\........\..........\........\..........\_primary.vhd..................\.......\........\..........\........\loader\verilog.psm..................\.......\........\..........\........\......\_primary.dat..................\.......\........\..........\........\......\_primary.vhd..................\.......\........\..........\........\multiplier\verilog.psm..................\.......\........\..........\........\..........\_primary.dat..................\.......\........\..........\........\..........\_primary.vhd..................\.......\........\..........\........\.......y\verilog.psm..................\.......\........\..........\........\........\_primary.dat..................\.......\........\..........\........\........\_primary.vhd..................\.......\........\..........\........\ram16x8\verilog.psm..................\.......\........\..........\........\.......\_primary.dat..................\.......\........\..........\........\.......\_primary.vhd..................\.......\........\..........\........\stimulus\verilog.psm..................\.......\........\..........\........\........\_primary.dat..................\.......\........\..........\........\........\_primary.vhd..................\.......\........\..........\........\tb_clock_minmax\verilog.psm..................\.......\........\..........\........\...............\_primary.dat..................\.......\........\..........\........\...............\_primary.vhd..................\.......\........\..........\........\.estbench\verilog.psm..................\.......\........\..........\........\.........\_primary.dat..................\.......\........\..........\........\.........\_primary.vhd..................\.......\........\..........\........\_info..................\.......\........\..........\ram16x8_R0C0.mem..................\.......\........\..........\run.do..................\.......\........\..........\vsim.wlf..................\.......\........\.martgen\PLL_1M\PLL_1M.cxf..................\.......\........\........\......\PLL_1M.gen..................\.......\........\........\......\PLL_1M.log..................\.......\........\........\......\PLL_1M.v..................\.......\........\........\PLL_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