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SoCBus
c
omparison
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时间:2020.02.10
上传者:16245458_qq.com
SoCBus
c
omparison……
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altera
Asyn
c
Clk_design
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大小:157.13KB
时间:2020.02.10
上传者:微风DS
Asyn
c
Clk_design……
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altera
在国外网站下载的i2
c
核
所需E币:3
下载:0
大小:514.55KB
时间:2020.02.10
上传者:quw431979_163.com
在国外网站下载的i2
c
核……
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altera
Cy
c
loneIIor
c
ad库
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下载:0
大小:59.75KB
时间:2020.02.10
上传者:238112554_qq
Cy
c
loneIIor
c
ad库……
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altera
VHDLFree-RAMCore的VHDL代码
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大小:3.56KB
时间:2020.02.10
上传者:16245458_qq.com
在http://www.free-ip.
c
om上得到VHDLFree-RAMCore的VHDL代码奇怪的是,这个代码竟然是不可综合的!!难道这些IP
c
ore都市这样不可综合的??代码见附件:VHDLF
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altera
ADC0809控制器的VHDL程序
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大小:223.99KB
时间:2020.02.10
上传者:16245458_qq.com
ADC0809控制器的VHDL程序……
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altera
c
ordi
c
anthogorium
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时间:2020.02.10
上传者:16245458_qq.com
c
ordi
c
anthogorium……
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altera
老外的一个NTSC信号产生的例子
所需E币:3
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大小:412.9KB
时间:2020.02.10
上传者:238112554_qq
电路图,说明,源程序,什么都有……
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altera
Introdu
c
tiontoVerilog
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大小:113.91KB
时间:2020.02.10
上传者:wsu_w_hotmail.com
Introdu
c
tiontoVerilog……
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altera
VerilogCodingStyle
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时间:2020.02.10
上传者:238112554_qq
VerilogCodingStyle……
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altera
CPU代码
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大小:12.59KB
时间:2020.02.10
上传者:quw431979_163.com
1testben
c
h文件tb_r
c
.v,第51行为程序代码文件2顶层文件r
c
.v3编译文件
c
ompile.v里面第一行的INPUTFILE为需要编译的源文件,OUTPUTFILE为编译后的文件因为不会
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altera
任意的CRC校验
所需E币:3
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大小:2.35KB
时间:2020.02.10
上传者:givh79_163.com
CRC校验的重要性在此不必赘述,因为来看此帖的电子工程师都知道。我们在设计CRC校验时,有时遇到的情况是串行比特流,即:每一个时钟读一个比特,并刷新CRC校验值,当读取最后一个比特后,CRC的值为最终
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altera
发一个超简洁的LCD1602源码
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大小:5.76KB
时间:2020.02.10
上传者:二不过三
发一个超简洁的LCD1602源码……
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altera
ARM7TDMCoreVHDL
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大小:69.24KB
时间:2020.02.10
上传者:16245458_qq.com
该代码是从外国网上下的,自己懂得的vhdl语言不多,没有亲自去调试设计好像有bug,但毕竟比arm黑盒子强多了!Thisisvery
c
rudevariantofARM
c
ore.ARM7TMwasuse
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altera
数字系统CAD开发平台实验部分共有6个实验
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大小:1.13MB
时间:2020.02.10
上传者:givh79_163.com
详细说明:数字系统CAD开发平台实验部分共有6个实验,内容覆盖了ISE的设计使用、片内逻辑分析仪ChipS
c
ope的使用、设计仿真工具Modelsim的使用、以及嵌入式系统设计工具EDK的使用等内容。
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altera
ip_timing_
c
onstraints
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大小:502.18KB
时间:2020.02.10
上传者:wsu_w_hotmail.com
ImproveSoCDesignProdu
c
tivityByPerformingQualityChe
c
ksonIPTimingConstraintssynopsy的whitepaper,我想会有点学习
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altera
8位RISCCPU设计代码及分析过程(包含16条指令)
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时间:2020.02.10
上传者:238112554_qq
这一款CPU的代码设计部分其实是在一本书里面有的。我相信之前可能有人已经上传过了。我所做的是将设计部分反推出来,包括RTL和状态图,以及各种信号量的作用,还写下对VHDL代码的分析。同时我也写了一个测
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altera
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