标签: 电源完整性

尽管看似简单，但PCB和高级封装中的功率传输仍然是设计人员面临的最大挑战之一，尤其是在数据中心、边缘计算、移动设备和电信/网络等环境中。在这些环境中，大量数据通过极高的数据速率通道传输，尽管我们非常关注信号完整性，但如果没有稳定的电源，这些系统都无法工作。 电源完整性发生在元件级和PCB级，正如其他人在本博客中提到的那样，电源完整性问题会造成信号完整性问题（抖动、电源/接地反弹、EMI）。虽然大多数更简单的电源完整性指南往往只关注PCB级别，但PCB和封装必须协同工作才能为互连提供稳定的电源。 本指南将尝试为PCB设计人员提供电源完整性的综合概念视图。虽然设计人员通常无法控制其封装，但他们可以采取措施确保其PCB和元件封装协同工作以提供稳定的电源。我将概述一些确保这些领域的电源完整性的主要方法，涵盖从叠层设计到最佳电容器选择的各个方面。 什么决定了PCB中的电源完整性？ 电源完整性在交流和直流中都是一个概念；在直流情况下，我们关心铜线的尺寸是否合适以确保低直流压降。如果设计PCB时未考虑电源完整性，在电源轨上观察到的电压可能如下图所示。在I/O切换的阶段，从PCB的供电网络（PDN）拉出的电流脉冲会激发电源总线上的瞬变。逻辑电路重复切换示例如下所示。 发生这种情况的最常见实例是开关速度非常快的高速元件；同时切换更多的I/O会导致更大的功率需求，因此电源轨上可能会有更多噪声。放大瞬态响应时，瞬态会随着多个时间常数衰减，其中最主要的是一个长的低频时间常数，它在电源轨上产生的噪声最多。 通常，当给定PDN结构的信号上升时间更快时，生成的纹波可能具有更大的过冲，或者与更高频率的欠阻尼振荡相关的多个时间常数。这些振荡不可取，原因有两个： 它们在输出信号上显示为噪声（包括时序噪声和信号电平噪声），可能导致逻辑电平的误读 它们产生的辐射EMI可以从电路板上测量，通常是从边缘测量 出于这两个原因，设计人员必须采取一些措施来确保稳压器的直流电压输出尽可能稳定。 PDN阻抗、电感和电容 PCB中PDN的阻抗将是电源完整性的主要决定因素。稳压器也通过其反馈回路发挥作用（参见下文），但设计PDN阻抗是PCB设计人员的工作范围。目标是尽可能降低PDN阻抗，通常低于100 mOhm水平。 PDN阻抗由多个元素的存在决定，如下表所示。 元素 对电源完整性的影响 电源和接地层对 存储可以释放的电荷以提供高频功率 确定通向封装的扩散电感 离散电容器 提供低频和中频功率 电容器封装和过孔电感 限制为信号提供电源的电容放电速率 确定上方所示的瞬态振荡频率 嵌入式电容 指介电材料在电源和接地层之间提供的电容 封装寄生效应 确定封装如何在达到GHz范围的高频下提供功率 总的来说，这些元素将决定PDN的阻抗频谱。PDN的各种贡献因素如下图所示，这些贡献大致按频率范围划定。此处显示的阻抗谱由大量电容器构成，这是以快速边沿速率运行的、具有高I/O计数的数字处理器的典型特征。 PDN拓扑 所有为高级处理器供电的PDN都是多端口网络。它们需要多重稳定电压，从高值到低逻辑电平。在高引脚数处理器上，电压从较高逻辑电平（5V0或3V3）下降到低至0V8是很常见的。 定义高级处理器PDN的电源树如下所示。该示例旨在说明如何构建不同的电源轨，这些轨道来自为整个系统供电的主电源或稳压器。 处理器的PDN拓扑示例需要四个电压逐渐降低的不同电源轨。 上方示例并非旨在推广到所有数字元件，但它应该说明许多元件将具备多个电源轨。由上述电源拓扑供电的数字处理器可以是任何类型的元件，例如大型FPGA、网络处理器、MPU、大型MCU、GPU或其他专用处理器。处理器上的I/O从电源轨获取电源，因此这些电源轨可能会在PDN中经历显着的瞬态噪声。 上方拓扑应该说明了两个设计要求的必要性：轨道之间的隔离，特别是同一稳压器提供的两个不同的轨道，这样就不会在彼此之间传递噪声。每条轨道还需要具备自己的低阻抗值，以确保任何噪声激发都很低。 印刷电路板叠层和材料 在电源完整性方面，PCB叠层中的材料选择在提供确保稳定供电所需的电容方面起着重要作用。此外，层布置应提供电源轨，以将其放置在薄层上与接地层相邻的位置。这将有助于确保叠层为信号带宽高达约1 GHz的信号提供足够的电容。 将层分组到更高层数的策略。 当平面层中的可用电容不足，并且离散电容器受到寄生效应的限制时，可以通过 嵌入式电容材料（ECM） 提供所需的电容。这些材料是非常薄的薄膜（有些厚度低于1 mil），具有高达30的高Dk值。这些材料还可能具有非常高的损耗，会吸收在PCB基板中传播的EMI，从而减少从电路板边缘辐射的EMI。 就PDN阻抗而言，这些材料的影响分为四个部分： 在中档频率下提供更高的电容，从而降低阻抗（高达1 GHz） 将与电源/接地层对相关的PDN谐振移至较低频率 抑制与电源/接地层对相关的GHz范围内的PDN谐振峰值 将与平面电容相关的PDN阻抗谷值（从0.1到1 GHz）移至较低频率 这些材料的效果如下图所示。随着电介质厚度的减小，我们可以看到PDN中的谐振峰值会衰减并移至较低频率。如果我们增加材料中的介电损耗，也可以看到类似的结果。 详细了解嵌入式电容材料 数据显示，在PCB叠层中使用更薄的ECM时，PDN阻抗会降低。我们可以非常清楚地看到，通过使用更薄的ECM材料，1 GHz附近的共振行为大大降低。 封装寄生效应 元件封装具备与封装结构相关的自身寄生效应，并且元件封装具备自身的PDN阻抗。封装阻抗与PCB阻抗相结合，它们共同决定了半导体芯片上逻辑电路中电源输入端的噪声量。现代处理器包括封装内电容器，以帮助抑制瞬态激发，并将有用的信号带宽扩展到GHz范围。 不止于PCB和封装 我们涵盖了PCB和封装的所有内容，包括高级封装中一些最复杂的设计特性和模型。PCB设计人员可以控制电路板布局、叠层和布置/布线，并且还可以控制封装。在功率调节策略方面，我们尚未涉及两个重要主题： 用于大型高速处理器的电压调节器模块（VRM） 原理图和PCB布局中的模拟 VRM模块 PDN的结构以及许多高级元件需要多个电源轨的事实需要多个稳压器模块，它们相互为并联分支。固定电源稳压器的作用是补偿压降并通过反馈回路（大多数稳压器上的FB引脚）维持目标输出电压。反馈回路必须作出足够快的响应并调制输出，以试图稳定输出电压。 影响稳压器反馈环路响应的因素出现在布局级别和元件级别。 VRM的主题及其布局实践将在本网站的其他位置介绍。除了VRM设计和布局之外，设计人员还应专注于设计正确的叠层和电容器/材料选择，以确保在其工作带宽内具有足够低的PDN阻抗。正如我们上面所讨论的，布局和放置也会通过产生寄生效应，从而影响电源完整性。 仿真 仿真可以在交流或直流中进行，也可以在原理图或已完成的PCB布局中进行。对于以高达GHz的信号带宽运行的高速PCB，交流电源完整性仿真最为重要，因为它们可以揭示I/O开始切换时的电源总线纹波。 原理图中的交流仿真是基于SPICE的仿真，可以检查用于去耦/旁路的电容器网络的稳定性。这些模型允许估算电源总线响应，以及评估PDN中包含的电容是否足够。还需要评估由同一稳压器/VRM供电的不同电源轨之间的隔离性，这可以通过评估传输阻抗来确定。 交流仿真也可以在PCB布局中执行，但这需要电磁场求解器在给定PCB中PDN结构的情况下预测信号在空间和时间上的行为。这些模拟要求密集的计算，需要专门的软件。 尽管交流模拟在先进产品中很重要，但直流模拟在高速PCB中仍占有一席之地。在这些PCB的主处理器中切换的大量I/O会产生数安培的电流需求。当您使用一块为多个外围设备提供服务的超大型高速电路板（如底板）时，您必须在整个系统中支持大约100 A的电流，包括在快速处理器上为I/O供电的电源轨。因此，识别并消除电源轨中的极端电流非常重要。 来源 altium 作者 Zachariah Peterson

作者：一博科技，吴均 2.3.4 问题、难点与争议      PI仿真一直都是业内的一个难点，也是存在很多争议的领域。以上的仿真结果，就存在一个疑问：由于埋容材料的使用，在一百多兆的位置出现了一个反谐振点，这是埋容材料和By Pass电容共同作用形成的阻抗峰值。这个峰值的存在，就是一个设计隐患，如果在这个频段附近存在较大的电流变化的时候，就会导致很大的电源噪声。      如何处理这个反谐振点，主要有以下思路：      一、 添加相应的板级By-Pass电容，抑制这个反谐振峰值。由于频点在一百多兆，在这频点起作用的电容值很小，需要的数量较多。这样就需要使用大量的小电容，没有达成节约分立电容数量的目的，并且有过设计嫌疑。      二、 添加封装寄生电感和Die电容的参数，准确仿真整个PDN路径的阻抗。这个方法困难的地方在于很多时候拿不到封装和Die的参数。      三、 不理会100M以上的频点的峰值。准确添加了封装和Die参数的全路径PDN阻抗分析， 100M以上频段的阻抗由于封装电感和Die电容的影响，一般情况下都会得到很好的抑制。这也是PI工程师经典的处理事情的方式，“铁路工人，各管一段”，忽略不属于我能解决的频段。      四、 新的解决方案，取得芯片的CPM模型，然后通过对电流的分析得到准确的目标阻抗要求，避免过设计      五、 SSN仿真分析，通过分析最终的时域噪声，来观察噪声分布的频段，以及噪声大小的变化趋势，来辅助电源PDN设计。 2.3.5 时域纹波验证      这个案例，我们把频域PDN阻抗曲线的结果，最终反映到时域的噪声上，图十二是针对1.5V时域SSN仿真的结果，也能看到使用埋容材料前后的区别                             没有使用埋容的SNN仿真结果,从波形可以测得SSN的峰峰值为0.204V                                  未删除电容的SNN仿真结果,从波形可以测得SSN的峰峰值为0.076V                               删除70%电容的SNN仿真结果,从波形可以测得SSN的峰峰值为0.115V                                                            图十二 1.5V电源SSN仿真结果      从SSN仿真来看，使用埋容可以有效抑制噪声，并且在噪声裕量允许的范围内，可以大幅删除板上分立电容，节约板子的空间。 2.3.6 电源Noise测试验证      针对0.9V电源，测试结果如下表：Ripple为电源纹波测试，测试点为电源模块附近。Noise为电源噪声测试，测试点在主芯片附近。Min是负载较轻时的测试结果，Max为芯片全速运行，负载最重时的结果。                                              表一 0.9V 电源噪声和纹波测试结果      从上表可以看出，去除70%分立电容后，板子上的电源噪声没有明显增加， 因为使用埋容材料在177M附近形成的反谐振点没有导致较大的噪声。实际电源测试波形如下：                                               图十三  0.9V 电源未删除电容的噪声测试结果                                              图十四 0.9V 电源删除70%电容的噪声测试结果 针对1.5V的测试结果如下：                                                     表二 1.5V 电源噪声和纹波测试结果     从上表可以看出，去除70%分立电容后，1.5V在满负荷工作时，噪声变大，量值和趋势与仿真结果类似。观察噪声分布的频率，能看到实际噪声是因为PDN阻抗曲线在低频段整体变大引起的。实际电源测试波形如下：                                                      图十五1.5V 电源未删除电容的噪声测试结果                                                  图十六 1.5V 电源删除70%电容的噪声测试结果 3．结 论     Cadence-Sigrity 仿真软件，提供了从PDN阻抗分析到时域噪声SSN分析的全套解决方案，可以完美的支持PI 设计仿真 的需要。      通过Power SI提取PDN的阻抗，然后和Target Impedance进行对比，来衡量埋容的 PCB设计 带来的影响，同时进行电容优化。（这时候也可以采用Cadence-Sigrity的OPI 工具来协助电容选择和优化，效率更高）      然后采用Cadence-Sigrity的Speed 2000来进行SSN仿真分析，从时域角度验证埋容的 PCB设计 ，确保设计成功。  

作者：一博科技，吴均 2.3埋容设计仿真案例      下面介绍一个埋容的 PCB设计 仿真的案例：主芯片是一个专有芯片，带来的特点就是模型和资料没有大厂芯片（如Intel，Broadcom等）那么完善，既没有直接完整可用的Ibis模型，也没有明确提示板级电源供电网络（PDN）设计所需要考虑的频率范围。这样就给后续的设计和仿真评估带来很大的困难。原始设计如图六所示，十层板，5、6层之间电源地耦合，形成平板间电容。                                                              图六 原始设计 2.3.1 板间电容计算     首先估算一下平板间的电容量，平板面积如图六所示，这时候忽略打孔对平面面积的影响。把这个面积代入图一的公式，普通材料介电常数4.2，层间距离4mil左右，这时候平板间电容量为0.409nF。如果使用3M的C ply材料，介电常数为16，层间距离为0.56mil，这时候平板间电容量为11.13nF。以上计算可知，专用埋容材料增加平板间电容量的效果是很明显的。     但是如之前说的，这个计算是忽略打孔对平面面积的影响，实际情况比较复杂，单纯用这个数据来指导 埋容设计 是不全面的。 2.3.2 板间电容作用仿真 一、 不加电容，看埋容平面大小对谐振频率的影响，仿真3种不同的平面大小。                                                     图七 埋容平面大小对谐振频率的影响     仿真结果如图，粉红色的是埋容面积最小的，蓝色的是埋容面积稍大的，红色的是埋容面积最大的。可以看出埋容面积变大之后，平面谐振向低频偏移，同时也可以看到高频的共振点也降低了。 二、 看平面谐振点的变化，同时考量低频段（100M），有埋容和没有埋容的区别    A  电源地间距28.31mil，电源地不耦合时，波形为红色    B  电源地间距4.2mil，电源地耦合时，波形为绿色    C  使用埋容材料3M_C Ply，间距0.56mil，波形为蓝色     从仿真结果可以看到，随着电源地之间的间距减小，加入埋容材料，平面谐振点向低频偏移，同时低频的阻抗也大幅降低，这个频段埋容材料的作用也非常明显。                                                            图八 平面谐振点 三、只加0.1u的电容12个，观察电容与埋容形成的谐振，同时观察埋容之后，减小了安装电感对电容性能的影响，考察同样数量电容，阻抗曲线带来的改善，考察同样的阻抗性能，可以减少多少电容……        下图中蓝色的是使用了埋容材料后的阻抗曲线，红色的是没有使用 埋容材料 的阻抗曲线。可以看到埋容的谐振点在266M，与0.1u电容形成的反谐振在177M。同时注意到在10M附近有两个谐振点，这是因为0.1u的电容有6个在芯片附近，而有10个在VRM端，距离芯片较远，说明电容布局位置也有影响。                                                      图九 电容与埋容形成的谐 2.3.3 PDN综合仿真        目前的 埋容仿真 项目总结，正常设计全系列电容，同样考察电容与埋容形成的谐振，主要考量以下几个目标：     ●  FR4板材使用正常的电容组合达到的效果     ●  使用埋容后效果怎么样     ●  电容可以减少到多少使与FR4的效果是一样的 以1V5为例      ●  0201的10n电容9个      ●  0201的100n电容13个      ●  0402的1u电容5个      ●  0402的10n电容8个      ●  0402的100n电容9个      ●  0805的47u电容1个       下图中红色的曲线是使用普通板材FR4的阻抗曲线，而蓝色的曲线是使用3M-Cply埋容材料后的阻抗曲线                                              图十 使用埋容，没有删除电容的PDN曲线     可以看到埋容对PDN从低频开始到高频都产生效果，这时候去除70%电容，如下表所示：       可以看出其中蓝色是使用了3M-Cply埋容材料并且去掉31个电容后的阻抗曲线。红色的是使用普通FR4的阻抗曲线。也就是去掉31个电容后使用埋容材料的阻抗曲线，在高频段比使用FR4的阻抗曲线好，在低频段稍高一点，也能满足目标阻抗的要求，不过在100多兆有一个共振点。                                              图十一使用埋容，删除70%电容的PDN曲线       也就是说，埋容的 PCB设计 不是加入埋容材料就万事大吉（欠设计），也不是即用了埋容，同时原来该怎么放电容还怎么放电容（过设计），一个完善准确的PDN仿真有助于准确达到设计要求。  

作者：一博科技，吴均 摘要：本文介绍了 埋容设计 和仿真的方法，主要是通过电源供电网络（PDN）的阻抗分析，来确定滤波电容的设计方案，目标是通过使用埋容，能减少板子上大约70%的分立电容。同时由于反谐振点的存在，我们通过同步开关噪声（SSN）仿真分析，来排除反谐振点对电源噪声的影响。最后通过实际电源纹波和噪声测试，来验证和优化埋容的设计和仿真。 关键词：电源供电网络（PDN），同步开关噪声（SSN），埋容 1. 引 言     低电压大电流成为当今电源设计的趋势，电源供电网络（PDN）的性能越来越被设计工程师重视。而随着消费类电子产品功能的提升，在有限的板子面积上需要放置的器件也越来越多，留给电容的空间也越来越少。在这种形势下，埋容设计就是有效的提升PDN设计的手段之一。埋电容是利用具有较高电容密度的材料，同时减少层间的距离，来形成一个足够大的平板间电容，作为电源供电系统的一部分，实现去耦和滤波作用，从而减少板子上所需的分立电容，并且能达到更好的高频滤波特性。埋容由于其寄生电感非常小，能有效减少分立电容的安装电感，从而对低频也有非常明显的改善效应。     ● 埋容带来的其他好处还有：     ● 通过减少电容数量，来降低贴片焊接的难度     ● 提升产品可靠性，避免小尺寸的分立器件带来的可靠性问题     ● 减小单板面积，实现轻薄短小 2． 技术方案和实现方法     由于工艺和技术的成熟，以及高速设计对于电源供电系统的需要，埋容的技术应用越来越多，使用埋容技术，我们首先得计算平板电容的大小，公式如下：        C =(A*D_k*K)/H 图一 平板电容计算公式 其中：      ● C是埋容（平板电容）的电容量      ● A是平板的面积，大部分设计在结构确定的情况下，平板间面积很难增大      ● D_k是平板间介质的介电常数，平板间电容量和介电常数成正比      ● K是真空介电常数（Vacuum permittivity），又称真空电容率，是一个物理常数，值为8.854 187 818× 10-12法拉/米(F/m)；      ●  H是平面之间的厚度，平板间电容量和厚度成反比，所以我们想要得到较大的电容量，需要减小层间厚度，3M的C-ply埋容材料可以做到0.56mil的层间介质厚度，加上16的介电常数，大大增加了平板间电容量。      经过计算，3M的C-ply埋容材料，在每平方英寸的面积上，能实现6.42nF的平板间电容量。      一个良好的层叠，正常情况下已经考虑了平板间电容，所谓埋容设计只是采用特殊的材料来加大这个平板间电容。对于PCB设计来说，只需要在正常层叠之外，把使用的特殊材料标注出来，如图二所示，是一个使用ZBC材料来进行埋容设计的例子。                                                         图二 埋容设计案例 2.1埋容材料选择      常见的埋容材料提供商有美国3M公司，日本OAK，Neclo也提供ZBC系列的埋容材料，不过由于在介质厚度和介电常数上都没有明显优势，更多会在大型通信板子上采用，来提升电源地之间的耦合。消费类产品会更多采用3M和OAK的材料，埋容的效果更好。下面是各家材料的一些参数：  3M C-Ply   OAK BC系列                                                                                                      Nelco ZBC系列                                                 图三 常见埋容材料参数      注：选择埋容材料的时候，还需要关心价格，可加工性等因素，尤其是3M和OAK的材料，介质厚度比较薄，加工的时候需要两面单独蚀刻，复杂的加工工序会带来难度和成本的增加。 2.2埋容与PDN仿真      埋容的 PCB设计 绝不仅仅只是把加工的要求传递给板厂，还需要使用PI仿真工具进行PDN目标阻抗的仿真，从而确定单板的电容设计方案，避免埋容和分立电容的冗余设计。图四是一个埋容的 PCB设计 的PI仿真结果，只考虑板间电容的效果，没有加入分立电容的效应。能看到只是增加埋容，整个电源阻抗曲线性能得到很大提升，尤其是500MHZ以上，是板级分立滤波电容很难起作用的频段，平板电容能有效降低电源平面阻抗。                                                        图四 埋容对于PI的效果      也就是说，埋容作为PDN的一部分，能起到相当的作用，但是绝对不是全部。如图五所示，埋容的平板间电容和必要的Bulk电容，Bypass电容一起综合作用，构成了板级PDN元素。再和VRM，Package内电容，Die内电容等一起组成完整的PDN系统，完成电源供电。                                             图五 PDN以及频率范围 所以，针对埋容的 PCB设计 所进行的仿真，需要解决以下问题：    ●  单纯只按照所需电容量进行设计是不够的：平板间电容量计算，这是很多人第一步关心的事情，按照公式计算看起来没什么难度，但是平板间面积由于打孔以及不规则平面等因素变得比较复杂    ●  根据实际的平板情况（考虑了打孔以及不规则平面等因素）进行仿真，得到平板间的阻抗曲线    ●  加上VRM、Bulk电容、Bypass 电容、平板间电容一起得到板级综合的PDN阻抗曲线    ●  根据PDN目标阻抗曲线，估算时域电源噪声    

写得很详细。说实话，第一次听工程师们自己做的“讲座”。真的很开心，有Bruce Wu这样的开放而专业的工程师，以及众多位一起虚心学习，认真交流的业界同行朋友。 开始期待下一次交流活动了。 本次活动的特别报道页面： http://www.eet-china.com/STATIC/SITE/tech_seminar.html