原创 ALTERA PLL的乘除因子

2012-12-3 12:10 1743 14 9 分类: FPGA/CPLD 文集: ALTERA FPGA

最近想得到一个时钟,其频率为fin*128/1023,就直接在Megawizard里设置,如下图所示

3.jpg
但是当该PLL的输出不止这一个时钟的时候,上述设置就变了,如下图所示:
2.jpg
似乎PLL的各个输出通道的m和n参数是有联系的?!

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