原创 【博客大赛】电路改版思考

       站在“爱你一世”的开端，回首整个“爱你一生”，发现这一年似乎只干了两件事情，第一件是电路板最终定型（第四版），每次改版可都是RMB啊，痛惜；当然第二件事情就是整理了书稿《深入理解ALTERA FPGA应用设计》。这里主意谈谈第四次改版。

      其实这次改版的改动非常小，只是将之前使用的SDRAM换成ASRAM。如图1所示为最初外部存储器，每一个FPGA外挂两片SDRAM。

图1：SDRAM原理图设计

      根据我之前博文介绍，SDRAM用于存储查找表，而且一片SDRAM存储不止一张表，实际是每一片SDRAM存储了3张表。所以极端情况是同时有3个模块需要查表，这时候需要为所有需要访问SDRAM的模块建立队列。而查表时使用的是SDRAM单次读取操作，最小访问时间是7个时钟周期，也即在100MHz操作时钟频率时一次访问需要至少70ns，这样在极端情况下两个同时发生的事件由于查表的问题导致了最大超过200ns的时差。

        如果使用ASRAM那么单次访问的时间最小可以缩短至8ns，那么现在的问题是能否找到容量足够大的RAM可以存储这些表格。当时选用SDRAM就是因为发现一般RAM的容量不够大无法单片存储6张表格，后来第二改版的时候一片FPGA有足够的引脚挂2片SDRAM，所以单片只需存储3张表格即可，那次改版由于系统调试不够完整，并未考虑多个模块排队造成的死时间问题，所以没有改变存储器。如果按照最初规划是找不到合适的SRAM或者ASRAM的。现在由于死时间的问题成了改版的唯一原因。

最后，为啥不适用SRAM而是ASRAM呢，因为如果使用SRAM需要更多的引脚，为了节省FPGA引脚才选择了ASRAM，而且ASRAM的访问速率足以满足系统100MHz的需求。这样节省下来的引脚可以在FPGA上外挂3片ASRAM，如此一片ASRAM只需存储2张表格，那么模块之间，或者说两个同时发生的事件之间因为排队造成的时差被减少到了10ns，即1个时钟周期，这么小的时差对于系统处理不会造成负担。

图2：ASRAM结构框图