原创 【博客大赛】使用Qsys快速创建ALTERA PCIe设计介绍（续）

图25：查看工程设置及系统导出接口

4. 生成系统。
   1. 在Generation标号下，让所有仿真选项设置为None。
   2. 系统测试激励也设置为none。
   3. 在综合块，使能创建符号文件（.bsf）选项。
   4. 点击Generate。
   5. 点击Save保存系统并开始生出系统。

系统生成的时候，我们可以看到若干警告，但是没有了错误。

5. 关闭生成完成窗口和关闭Qsys工具

步骤8：在Quartus软件里完成顶层文件设计，并对工程进行编译。

         这里我们预先设计好了一个基于Verilog名为civgx_gen1x4_qsys_top.v的顶层文件，其原理框图如图26所示。

图26：顶层设计框图

         可以看到在Qsys系统外，我们还需要其他一些逻辑设计，比如PLL、GXB重配置以及PCIe硬核重配置等。PLL为PCIe硬核产生一个125MHz的参考时钟，同时产生一个50MHz的校准时钟和GXB重配置时钟。

1. 添加Qsys系统生成的QIP文件和SDC文件到工程，打开文件添加对话框：
   1. 浏览到目录\civgx_gen1x4_qsys\synthesis文件夹下。
   2. 改变文件类型，选择IP Variation Files(*.qip)选择刚刚生成系统的.qip文件。
   3. 点击打开并添加到工程。
   4. 点击OK关闭添加文件对话框和Settings窗口。

通过上述简单的添加QIP文件，将Qsys工具产生的综合文件都添加到了工程，SDC文件在顶层约束了一个50MHz的时钟。

2. 打开顶层设计文件，即civgx_gen1x4_qsys_top.v。
3. 查看该文件，并注意以下：
   1. 顶层端口（FPGA的IO），包括两个独立的时钟源，一个复位和4-bit的高速收发通道（RX和TX）。
   2. Qsys系统的实例化，可以直接从Qsys工具里的HDL example下复制过来。许多被定为管道的接口都是用于仿真或者调试，所以它们并不一定要在顶层连接到具体的逻辑。
4. 编译设计。点击 按钮对工程进行全编译。

参考

[1] Avalon接口协议

[2] PCI-E hard IP User guide

[3]