原创 有关ALTCLKCTRL模块的一些变化
新书的逻辑内生时钟一章特别讲到了altera的ALTCLKCTRL模块，使用过这个模块的都知道，其四个输入是有限制，即四个输入中最多只能有两个来自fpga的引脚，且四个输入中最多只能有两个可以来自PLL的输出（具体PLL的哪个输出也是有限制的）。以Cyclone II为例，如下图所示：
图1：Cyclone II器件中的时钟控制模块
最近在群里有群友讨论时钟多路选择，发现ArriaII器件的时钟控制模块可以有超过2个输入接PLL的输出，这与之前笔者的使用体验不太一样，感觉差相关器件手册，果然发现有些许不一样，如图2所示：
图2：ArriaII器件的时钟控制模块
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coyoo 2015-8-21 08:57
用户1136505 2015-8-20 11:23