想必进行C语言编程的都比较喜欢source insight的风格，在一个工程中所有的C文档之间换来换去，查找预定义变量、函数及调用关系十分方便。但是source insight对verilog hdl语言没有支持（source insight可是支持VHDL的）。在source insight官方网站（http://www.sourceinsight.com/public/languages/）上有简单的verilog hdl扩展包，下载了verilog.CLF，然后按照自己的习惯更改一些显示配置。
我把更改后的CLF文件贴到这里，有想用的同学自己动手下载。
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文章评论（4条评论）
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用户1049668 2009-3-9 21:44
chris_zxp_481544477 2007-9-23 23:03
一般的编程规范要求，一行只能定义一个 信号。呵呵~~
用户1049668 2007-9-14 14:56
这个问题我也发现了，改了很多次，sourceinsight的正则表达式不好写，我试了很多都没有解决这个问题。只能等到以后在解决了。
你有好的办法也可以拿出来共同讨论。
ash_riple_768180695 2007-6-8 13:10