最近时间有点少，等闲下来再更新。
文章评论（1条评论）
登录后参与讨论
相关推荐阅读
-
用户1049668 2010-12-28 15:56
- 多时钟域设计和触发器的亚稳态
- 目前正在做的东西必须跨时钟域（crossing clock domain），信号非同步的问题很让人头疼。在读资料的时候了解到触发器（flip-flopper）输出会出现亚稳态（meta-sta...
-
- 为何DC综合后网表文件包含assign语句，如何去除assign语句。
- Question:问题：I have a feedthrough in my circuit, and the netlist is showing an assign statement for t...
-
- group_path
- synopsis DC命令使用group_path可以是DC在编译时使用不同的代价比重。如下命令可以使编译器在编译时对输入端口到寄存器，寄存器到输出端口，输入端口到输出端口三中情况分别做优化。grou...
-
- DC compile命令
- 2. Synopsys Commands Command Reference ...
-
- dia软件的逻辑图形库 Logic shapes for DIA
- This package is the newly updated logic shapes used in DIA, a opensource diagram program. Unpack the...
-
- PLL jitter
- Jitter Definitions and Specifications 时钟抖动的定义和规定Jitter is a random variation of the output clock. It...
EE直播间
更多
-
精密半导体参数测试解决方案 直播时间： 01月08日 10:00
关闭
站长推荐
/3 
/3
-
返回顶部
-
用户401511 2011-12-12 22:21