rose8866  副教授
| 2# 大 中 小 发表于 2007-7-23 11:49 只看该作者 |
转自：http://www.edacn.net/bbs/thread-94623-1-1.html
用 verilog 如何描述使quartus 编译不会把加的延时非门（功能上说无用的）优化掉
ntlnt  高工
| 1# 大 中 小 发表于 2007-7-23 09:18 只看该作者 |
| rose8866 副教授
| 6# 大 中 小 发表于 2007-7-23 15:58 只看该作者 引用:原帖由 ntlnt 于 2007-7-23 14:14 发表 程序1： module delayg(a,b,out); input a,b; output out; wire t/* synthesis keep = 1 */; wire x/* synthesis keep = 1 */; wire y/* synthesis keep = 1 */; wire z/* synthesis keep = 1 */; assign t="a"^b; assign x="t"; assign y="x"; assign z="y"; assign out="z"; endmodule   程序2： module delayg(a,b,out); input a,b; output out; wire t; wire x; wire y; wire z; assign t="a"^b; assign x="t"; assign y="x"; assign z="y"; assign out="z"; endmodule  |
| rose8866 副教授
| 7# 大 中 小 发表于 2007-7-23 16:09 只看该作者 引用:原帖由 wuhuifeng 于 2007-7-23 15:11 发表 不过现在quartus也支持/*synthesis syn_keep = 1*/ 不要随便就说别人错了 |
| rose8866 副教授
| 9# 大 中 小 发表于 2007-7-23 17:41 只看该作者 引用:原帖由 forrest1 于 2007-7-23 17:31 发表  |
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