原创 使用线性稳压器简化DDR的端接设计

原文：National Semiconductor AN-1254 原文下载

翻译：frm

（注：本文虽然比较像国半的广告。但是其中不乏对DDR内存功耗的理解。）

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由于DDR-SDRAM的种种优点使其已经成为桌面电脑，笔记本和视频卡的标准内存配置。但是它的电源管理又成为了系统设计者的一个头痛的问题。在使用其他电源稳压器件时都需要使用总线端接，提高了方案成本和复杂度。为了解决这个问题，国半（National Semiconductor）已经发布了LP2995 DDR端接线性稳压器。通过仔细验证系统功耗的需求，这种架构已经被证明是可行的。本文的目的是说明DDR-SDRAM端接的实际要求及比较这两种方案的拓朴结构。

       内存从SDRAM过渡到DDR-SDRAM带来了更高的总线速度和数据传输速率。随着带宽的持续增加，传输线相关的问题变的更加突出。由于DIMM内存条要并列多个存储器，它们之间的内连长度会导致信号反射并引起数据错误。当速度达到DDR200(100MHz时钟)到DDR266(133MHz时钟)时以上的问题就更加突出了。考虑到这些高频信号的完整性，JEDEC就定制了比LVttl更低电压，更高速度的工业标准，称为SSTL（Stub Series Termination Logic）。

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       JEDEC 为2.5V内存定义了SSTL-2，它利用Vtt输出电压来实现有效的端接。这个电压要跟随参考电压变化。而参考电压又是电源电压的一半。JEDEC规范定义了每个电源轨的电压范围，而功耗的计算就要由系统设计者来计算了。很容易就可以确定，Vtt需要提供推挽电流的能力。在静态条件下的最坏状况下可以获得所需要的电流数。这些估算获得了下面的数据：

●     Vtt必须提供推挽电流

●     最大<?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />3A的输出电流

要满足上述要求，只有同步开关整流器才可以满足要求。很多厂家都为DDR的应用设计了各式的开关整流电路。最终的解决方案是同步PWM降压控制器。这个典型电路的框图如图2所示。

同步降压开关电路，虽然提供了一个可行的解决方案，但并不是一个理想的经过优化的DDR端接整流器的方案。根据它的拓朴和实际电路的经验，可以举几个不足：

板面积：由于这个方案较复杂，控制器需要比较多的管脚数来驱动两个外部的MOSFET。加上电感和相关电容，这个方案需要占用比较大的板面积。在比较本和视频卡方案中对PCB面积的要求就比较严格。

成本：元器件数量的增加直接导致了成本的增加。

性能：对于任何的DDR端接整流器来说性能都是第一位的。除了要提供1.25V±200mV的参考电源外，还要保证很小的开关噪声和EMI。如果开关磁场耦合到总线上，就会导致信号冲突和数据丢失。如果要保证这些就要，增加成本和开发时间。

开始假设的最大3A的输出电流，才会导致选择典型的降压开关电流。但实际上的电流要比3A小很多。因此，国半从存储器的架构和控制状态入手重新计算了功耗。从更深入的PC内存分析表明，DDR端接整流不需要3A这么大的电流。准确的分析未包含在本文中，但下面列出了一些要点：

●     DDR-SDRAM是一个动态系统，在133MHz（266MHz数据率）时钟下的静态功耗基本上是不用考虑的。

●     在持续应用的过程中不会达到理论的峰值电流。比如由于CAS锁存造成的延时，不会出现每个时钟边沿都采数据的情况。

●     数据传输完成后电流会明显减小。

●     除了高低两个状态，三态和状态转换也需要被考虑。

●     只有周期性的刷新才会影响稳压器的平均输出电流。

结合以上的技术分析，已经严格的测量，国半发现平均电流仅需要200mA左右。通过对内存的高温实验获得了最差情况下的电流曲线。新的电流设计目标明确了可以采用新的拓朴结构：线性整流器件。

因此国半发布了LP2995.它通过线性整流技术实现对芯片和DIMM的Vtt输出电压及Vref参考电压输出。LP2995的典型应用电路如图3所示。

重新比较一下开关电路和LP2995就可以发现线性整流的好处。

大小：由于外围元器件的显著减少，所以LP2995只需要很小的面积。可以将LP2995封装在LLP封装中。

成本：由于外围元件的减少，系统成本降低了60%。

性能：由于线性稳压器件不需要内部的震荡电路，也就不用考虑开关噪声了。减少了Vtt上的开关噪声，也就提高了数据完整性。进而提高了性能。

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