原创 fpga学习日记6，初识Verilog

Altera开发环境倒是学着不难

Verilog是真心不容易学习 fpga设计的一些常识知识也是需要慢慢积累

虽说Verilog和C有很多相似的地方

但是如果拿着c 的设计思想来学Verilog那可就完了

只会越看越糊涂 一点学习的劲头都没有了

上午找了几个资料再看verilog知识，感觉真是博大精深，

想学会fpga就需要需要下苦功夫去学习，而且要一步一步来步子迈的大了会….

所以决定采用循序渐进参照实例的方法去学习，入门的话这几个文档不错（网络上都能搜到 喜欢的话就买书籍吧）

Verilog基础.pdf

华为verilog.pdf

台湾清华Verilog教程.pdf

Verilog HDL 黄金参考指南中文版.pdf

Verilog数字系统设计教程【夏宇闻】.pdf

Verilog的135个经典设计实例.pdf

verilog_hdl教程_硬件描述语言_课件_PPT.ppt

绿皮书也可以作为参考

视频：altera官网视频  周立功verilog 视频等

Verilog和c其实有千差万别 而且设计思想截然不同

首先设计思想倒是和C++的模块化有些类似，从顶层到底层采用模块化设计一层一层嵌套完成

程序执行流程就不一样了分为并行，顺序执行  执行一次init和多次循环执行always

赋值语句又分为  阻塞 非阻塞

它的学习只能一步一步来 看得快了真的越看越糊涂

只有把前面基础的东西都看懂了 估计到后面的 测试和建模才能容易理解点

所以打算先看看最基本的verilog语法

然后通过组合逻辑电路和时序电路的实例来慢慢消化verilog的基础知识，等基础打牢了再去学习更深的东西

数据类型有

网络，寄存器，向量（总线），integer，real，time，数组，字符串，常量等

还有一些新奇的东西

大括号标示拼接{}，timescale  #表示延时等

运算部分倒是和c差不多 另外多了门级原语 AND OR XOR等

赋值：assign  always

块：执行一次  执行多次

判断 选择 循环语句倒是也容易理解

函数

模块，实例化：

系统任务

编译预处理 也能够理解

建模，状态机，UDP感觉真是看不懂

一步一步慢慢来吧