原创 fpga学习日记7，Verilog数据与赋值

 

 

每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。

         

wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。

不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。

 

wire只能被assign连续赋值，reg只能在initial和always中赋值。

 

wire使用在连续赋值语句中，而reg使用在过程赋值语句中。 

在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。

在理解上，相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于wire。

 

在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。

 

根据触发条件的不同，过程赋值语句可以建模不同的硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；

如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

 

 

 输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型。用关键词inout声明一个双向端口, inout端口不能声明为reg类型，只能是wire类型。

 

      默认信号是wire类型，reg类型要申明。这里所说的默认是指输出信号申明成output时为wire。如果是模块内部信号，必须申明成wire或者reg.

 

      对于always语句而言，赋值要申明成reg。连续赋值assign的时候要用wire。

 

 

字符串型

字符串是双引号内的字符序列。字符串不能分成多行书写。例如：

"INTERNAL ERROR"

" REACHED－>HERE "

用8 位ASCII 值表示的字符可看作是无符号整数。因此字符串是8 位ASCII 值的序列。为存储

字符串“INTERNAL ERROR ”，变量需要8 * 1 4 位。

r e g [1: 8*14] Message;

. . .

Message = "INTERNAL ERROR"

 

 

 

二，赋值与运算

赋值assign和always  initial task function等 又有阻塞和非阻塞之分

运算要注意运算中的位宽和是否有符号

语句要注意执行过程和时延

另外学会巧用拼接功能{}

 

1) 算术操作符

2) 关系操作符

3) 相等操作符

4) 逻辑操作符

5) 按位操作符

6) 归约操作符

7) 移位操作符

8) 条件操作符

9) 连接和复制操作符

在常用的算术运算符主要是 ：

加法（二元运算符）：“+”；

减法 （二元运算符）：“-”；

乘法（二元运算符）：“*”；

 

 

 

非阻塞（non-blocking)  赋值语句 ( b<= a)：

    - 块内的赋值语句同时赋值；

    - b 的值被赋成新值 a 的操作, 是与块内其他

      赋值语句同时完成的；

    - 建议在可综合风格的模块中使用不阻塞赋值。

阻塞（blocking)  赋值语句 ( b = a)：

    - 完成该赋值语句后才能做下一句的操作；

    - b 的值立刻被赋成新值 a;

- 时序电路中硬件没有对应的电路，因而综合结果未知。

 

连接运算符

连接操作是将小表达式合并形成大表达式的操作。形式如下：

{expr1, expr2, . . .，exprN}

实例如下所示：

wire [7:0] Dbus;

assign Dbus [7:4] = {Dbus [0], Dbus [1], Dbus[2], Dbus[ 3 ]};

//以反转的顺序将低端4 位赋给高端4 位。

assign Dbus = {Dbus [3:0], Dbus [7:4]};

//高4 位与低4 位交换。

由于非定长常数的长度未知, 不允许连接非定长常数。例如,下列式子非法：

{Dbus,5} //不允许连接操作非定长常数。

 

 

在Verilog 模块中有三种方法可以生成逻辑电路：

    - 用 assign 语句：

      assign   cs  =  ( a0  &  ~a1 &  ~a2 ) ;

    - 用 元件的实例调用：

      and2   and_inst ( q, a, b);

    - 用 always 块：

      always @ (posedge clk or posedge clr)

       begin  if (clr) q<= 0; else if (en) q<= d;

       End

 

如在模块中逻辑功能由下面三个语句块组成 ：

      assign   cs  =  ( a0  &  ~a1 &  ~a2 ) ;      //  -----1

      and2   and_inst ( qout, a, b);              //  -----2

      always @ (posedge clk or posedge clr)   //-----3

       begin  if (clr) q<= 0; else if (en) q<= d;

       end

三条语句是并行的，它们产生独立的逻辑电路；

而在 always 块中: begin 与 end 之间是顺序执行的。

 

数据流的描述是采用连续赋值语句(assign )语句来实现的。语法如下：

assign net_type =  表达式；

连续赋值语句用于组合逻辑的建模。 等式左边是wire 类型的变量。等式右边可以是常量、由

运算符如逻辑运算符、算术运算符参与的表达。如下几个实例：

wire [3:0]  Z, Preset, Clear;  //线网说明

assign Z = Preset & Clear;  //连续赋值语句

wire Cout, C i n ;

wire [3:0] Sum, A, B;

. . .

assign {Cout, Sum} = A + B + Cin;

assign Mux = (S = = 3)? D : 'bz;

注意如下几个方面：

1、连续赋值语句的执行是：只要右边表达式任一个变量有变化，表达式立即被计算，计算的

结果立即赋给左边信号。

2、连续赋值语句之间是并行语句，因此与位置顺序无关。

 

语句块块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。这里主要讲

Verilog HDL 的 顺序语句块(begin . . . end) ：语句块中的语句按给定次序顺序执行。

顺序语句块中的语句按顺序方式执行。每条语句中的时延值与其前面的语句执行的模拟时间

相关。一旦顺序语句块执行结束，跟随顺序语句块过程的下一条语句继续执行。顺序语句块的语

法如下：

begin

[ :block_id{declarations} ]

procedural_statement ( s )

end

 

 initial 语句

initial 语句只执行一次，即在设计被开始模拟执行时开始（0时刻）。通常只用在对设计进行

仿真的测试文件中，用于对一些信号进行初始化和产生特定的信号波形。

 

在测试块中常用到fork…join块。用并行块能表示以同一个时间起点算起的多个事

件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下：

 

module inline_tb;

reg [7:0] data_bus;

    initial fork

              data_bus= 8’b00;

              #10 data_bus = 8’h45;

              //这两个repeat开始执行时间不同，但能同时运行

              #20 repeat (10)  #10 data_bus = data_bus +1;

              #25 repeat (5)   # 20 data_bus = data_bus <<1;

              #140 data_bua = 8’h0f;

             join

endmodule

 

always 语句与initial 语句相反，是被重复执行，执行机制是通过对一个称为敏感变量表的事件

驱动来实现的，下面会具体讲到。always 语句可实现组合逻辑或时序逻辑的建模。

例[1]：

initial

Clk = 0 ；

always 

#5 Clk = ~Clk；

因为always 语句是重复执行的，因此，Clk 是初始值为0 的，周期为10 的方波。