原创 DDR3的设计

DDR3 SDRAM为“双倍数据流SDRAM"。DDR技术使得数据传输速度提升了一倍。DDR在时钟信号的上、下边沿同时采集数据。这样如果同样是200MHZ的时钟，DDR可以达到400Mb/s的数据传输速度。

预存取技术则有效提升了芯片内部的数据传输速度。它增加了DDR SDRAM存储阵列的位宽。8bit预存取技术为在IO控制器发出请求指令之前，存储单元已经准备好了8bit数据。为了实现这一原理，采用了并转串的数据线设计，即将多个存储单元构成矩阵，将数据统一DQ总线发送。

采用Fly-by拓扑结构进行布线更加简单，也会更加节约布线的层数和空间。DDR3 Fly by routing。

多片DDR3 同时运用时，在读取操作中，存储器控制器必须补偿由Fly by拓扑引起的、影响读取周期的延时。

动态ODT,并行和串行ODT为读写总线提供合适的线路端接和阻抗匹配。

DDR3其参考电压信号VREF分为两个信号，命令与地址服务的VREFCA和为数据总线服务的VREFDQ，这将有效的提高系统数据总线的信噪等级。

DDR3 PCB设计规则，阻抗控制、电源分割、时序关系。控制信号和时钟信号线差。数据信号的同步性。

主要有三组时序设计要求。DQ和DQS的等长关系，也就是数据和Strobe的时序；CLK和ADDR/CMD/CTRL之间的等长关系，也就是时钟和地址控制总线的关系；CLK和DQS的关系，也就是时钟和Strobe的关系。

其中CLK和地址、控制、命令总线的等长要求相对宽松一些，控制范围在500mil～1000mil。DQS作为DQ的Strobe，时序要求非常严格，控制在正负10mil。

电源设计要求及层叠、阻抗方案。一个良好的电源完整性设计，不仅是能满足供电系统的要求，还将减少电源带来的影响，提高时序余量。好的层叠提供参考平面及阻抗匹配。

DDR3的设计要求，需要分别对数据线、地址线及控制线、时钟线进行阻抗控制。