原创 学习小组情况

2012-7-19 22:33 1430 8 9 分类: FPGA/CPLD
在邹老师的要求,任务,分配和计划下,我们开始了学习。前期学习,主要是看EDA那本书,然后了解基本的概念,熟悉VHDL语言的基本语法和结构,然后前面十几天以实验箱的实验为主导,能够做出,完成基本的实验是现阶段的首要任务!

四个人的各自学习能力,基础都不相同,所以,需要一个团队的多多交流和讨论,共同学习!
相信我们在科技创新实训中心的经验能够在这个小组中很好的借鉴!相互促进!

今天遇到了一个quartus的编译出错问题:
对于“Top-level design entity "Verilog1" is undefined”错误和处理方法

菜单Assignments -> Settings... 
打开后点击第一个General选项里,在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。例如: 
entity mux2 is 
port 
a, b, en : in bit; 
c : out bit 

设计实体名 应该和Top-level entity 编辑框的名字匹配!

文章评论1条评论)

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用户403664 2012-7-20 11:25

可以把你们的小组进展内容,发到EDN的小组来哦
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