reg clk="0";
always #(3) clk = ~clk;
wire #4 clk_d1 = clk;
如上并不能实现将clk延时4ns的功能，clk_d1与clk的周期不相等。
如果真要实现延时4ns，可以沿2个2ns或者4个1ns等等。
感兴趣的朋友可以试试。
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