原创 倍频电路的verlilog设计

基本思想：通过逻辑延时，使同频时钟相位改变，而后将两个时钟相或即可得到二倍频电路，不过占空比不可调，由两个时钟相位差决定

module test(fout, fin);
input  fin;  //40mhz
output fout;
wire temp;
reg Q;

always @ (posedge fout)
begin
Q <= temp;
end

assign temp = ~Q;
assign fout = ~(temp^fin);
endmodule