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zhwsdust 2010-11-16 15:09: 倍频电路的verlilog设计; 基本思想：通过逻辑延时，使同频时钟相位改变，而后将两个时钟相或即可得到二倍频电路，不过占空比不可调，由两个时钟相位差决定 module test( ...; 1619 0 0 0

zhwsdust 2010-11-16 12:00: 任意整数和小数分频的Verilog实现; 1638 0 0 0

zhwsdust 2010-11-14 16:33: [转]Verilog中宏定义位宽带来的问题; Verilog中宏定义位宽带来的问题宏定义在C语言程序中的使用司空见惯，他的好处就在于可以大大提高代码的可读性和可移植性。而在veril ...; 1260 1 0 1

zhwsdust 2010-11-14 16:17: verilog中的define和parameter; 1、语法声明： parameter xx = yy; `define XX YY 使用： xx `XX 2、作用域 parameter 作用于声明的那个文件；`define 从编译器读到这条指令开始到编译 ...; 4750 3 0 3

zhwsdust 2010-11-12 16:52: [转]Cyclone器件全局时钟尽在掌控; 　【转自】 EDN博客精华文章作者： ilove314 http://article.ednchina.com/Other/20090323085107.htm 　　首先感谢wind330兄的《掌控全局时钟 ...; 1364 0 0 0

zhwsdust 2010-11-12 16:53: [转载].SDRAM时钟相移估算.[Memory]; 转特权（吴厚航）哥的博文。 http://blog.ednchina.com/ilove314/955999/message.aspx SDRAM时钟相移估算《Quartus II Handbook Versio ...; 959 0 0 0

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