原创 【博客大赛】IC低功耗设计

2013-12-6 15:00 1356 9 9 分类: FPGA/CPLD

一:为什么要低功耗设计

便携式终端的出现

手机、数码相机、笔记本电脑等

要求高性能,长待机时间、重量轻

20131206145856106001.jpg

如果不控制功耗,照此速度发展下去,芯片的power density会达到太阳表面的程度。

二:功耗的分类

1) 动态功耗

动态功耗是激活状态时电路的功耗。

由于任何激励导致的网络电路电压的变化就是激活状态。

当网络状态并不改变逻辑状态时,动态功耗也会发生。

动态功耗包含两部分:

开关功耗:

开关功耗是对负载电容充放电时的功率消耗。

负载电容是驱动输出网络或门电容的总和。

开关功耗与逻辑转换成正比,开关功耗是负载电容与逻辑转换的函数。

开关功耗在CMOS电路中占有较高比例。

短路功耗

2)静态功耗

静态功耗是当电路处于非激活态或静止态时(非开关态),电路的功耗。

最大的静态功耗是源漏阈值泄露,减小阈值电压可实现栅极关闭。

静态功耗也发生在扩散层和衬底的电流泄露。

静态功耗也较泄露功耗。

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对应动态功耗,可以采取降低电压和降低频率的方式。

三:降低功耗的方法

1) 拆分大的逻辑,采用流水线的方式

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2) 并行处理

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20131206145922776006.jpg

代价是增加了芯片的面积和降低了时钟的频率。

3) 减小开关激活概率;减小短脉冲干扰;减少门控时钟激活

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