原创 互连为确保设计成功保驾护航

随着片上系统 (SoC) 日益发展，预制的知识产权 (IP) 块可附加到该网络中。SoC IP 块包括处理器、存储控制器、专用子系统和 I/O，这些块可以与互连 IP 分离，从而对日益复杂的 SoC 进行分区。  在不久的将来，将需要采用越来越复杂的SoC，其中电子系统将能够制定决策。

互连用于处理 SoC 内部的各种通信，是实现 IP 块有效集成的一种机制。互连是 SoC 中最具可配置性的 IP；在同一个项目进行过程中通常会进行多次更改，而在不同项目之间几乎始终需要更改。此外，互连在信息安全和功能安全方面也发挥着至关重要的作用，原因在于它承载着大部分 SoC 数据，并且几乎包含 SoC 中所有较长的导线和系统级服务，包括服务质量 (QoS)、可见性、物理感知和电源管理。互连可在多处理器 SoC 中实现缓存一致性，能确保先进驾驶辅助系统(ADAS) 汽车芯片和联网 SoC 达到较高的性能和带宽，并使长时间运行的消费类设备达到超低功耗。

互连 IP 必须不断发展才能支持创新型 SoC 应用于新兴领域，例如正在推动数据中心自动化和自动驾驶领域创新的新兴人工智能 (AI) 和机器学习 (ML) 应用。

图 1.片上互连是 SoC 架构的逻辑和物理实例。

随着工艺几何尺寸不断缩小，SoC 互连变得日益重要。若将芯片划分为可重用 IP 构成的功能电路块（即“小芯片”），就能够提高芯片良品率，并且，在如今工艺几何尺寸达到 16 纳米甚至更小的情况下，可以包含更多功能。利用划分为小芯片的方案，开发人员便能够将来自多家公司或具有特定功能（例如内存和 I/O）的多个芯片组装在单个封装中。

促进实现“良好”互连的因素有哪些？

互连在成品 SoC 中通常占 10% 左右，但会对其质量、性能和交付进度产生重大影响。与总体 SoC 预算相比，互连 IP 的初始许可成本相对较小，但是“不良”互连会导致进度、成本和规范等方面出现问题。例如，如果互连不支持以目标性能实现时序收敛，那么 SoC 将不能达到频率规范，从而导致设计失败。

若要将高性能互连 IP 用于多个 SoC 项目，需要满足多种标准，包括：

·       架构灵活性 – 互连必须能够适应各种架构拓扑，从而实现必要的灵活性。例如，互连结构需要支持最适合异构SoC 的树状结构，以及 AI 和联网 SoC 所需的常规拓扑结构（包括网状、环形和环面拓扑结构）。互连 IP 还必须能够“缩小规模”，以满足 IP 子系统和 SoC 服务互连等项目的低端互连要求。 
例如，仅具有角落路由交换机的互连可能适用于高端联网，但不适用于移动 SoC，因为在移动 SoC 中，最大程度地降低功耗、减小面积和缩短延迟至关重要。  另一方面，缺少角落路由交换机不利于交付高端服务器设计或 AI/机器学习加速器。  同样，如果处理非一致通信的互连不能支持缓存一致性，则会限制缓存一致性 SoC 架构的选择。在协议转换功能中，互连可支持多种 IP 块通信协议，因此能够最大程度地拓宽设计中可用的 IP 块的选择范围。

·       性能 - 性能可以分为三个子类别：

o   频率 - 如果互连无法达到目标频率，则会对 SoC 的性能产生限制。例如，若处理器以 4 GHz 的频率运行，但缓存一致性互连不能以 2 GHz 的频率运行，则性能将会受到限制。但是，SoC 中的所有路径并非都相同。具有多种频域和速率自适应功能至关重要，这样各个路径才能以不同频率运行。毕竟，如果只有部分路径需要以指定的最高频率运行，则无需为整个互连付出一条高性能路径。

o   延迟 - 延迟由数据包从发起方到达目标 IP 块所需的周期数决定。它取决于互连 IP 的效率、到达目标位置的导线长度以及互连 IP 功能的物理布局。在工艺几何尺寸为 16 纳米甚至更小时，互连的物理感知至关重要，因为必须在 RTL（寄存器传输级别）阶段尽早估算时序收敛，以避免在布局布线过程中出现问题。 
延迟和频率之间存在折衷关系 - 如果频率较高，则需要布置更多的管线，从而增大延迟。若从处理器到内存的路径对延迟敏感，则最大程度地缩短延迟就显得尤为重要。不过幸好延迟只对 SoC 中相对较少的路径较为关键，但需要牢记，沿这些路径产生的额外延迟周期通常会对系统级 SoC 性能产生限制。路径越长，形成路径所用的导线越多，就必须增加更多的管线来满足时序约束。片上网络 (NoC) 互连支持分布式交换功能，与具有集中式交叉开关的混合总线相比，延迟通常更低。分布式仲裁可进一步缩短交换元件之间的路径。延迟并非对所有网络都至关重要，因此互连应能够为高延迟路径（例如，仅在 SoC 初始运行期间使用的 I/O IP 块）带来灵活性。若具有高延迟路径功能，可节省 SoC 设计所用的导线。

o   带宽/吞吐量 - 带宽是指沿指定路径传输的最大数据传输速率。吞吐量是指沿互连路径成功传输的数据量。吞吐量可能会受到互连架构、拓扑结构实现方案以及数据包协议的限制。有效的互连能够支持尽可能接近理论带宽的性能；不良的互连会造成传输瓶颈。  互连若能够支持 8 位低带宽到 1024 位高带宽连接以及中间范围的互连宽度，将有助于设计人员最大程度地提高架构灵活性。

·       面积 - 对于任何 SoC 设计而言，硅片都是其中的成本因素。一种实用的成本衡量方法为，在标准的 16 纳米工艺中，每 1 平方毫米 SoC 所需成本一般为 10 美分。若减少所用的导线和门数并采用更高效的互连拓扑结构，则能够节省成本。如果面积差异缩小 5 平方毫米，则会提高良品率，从而进一步节省成本。由于面积优化型互连通常在 SoC 中占 10% 左右，因此，对于占比低于 30-50% 的互连，在芯片级可以节省数平方毫米的硅片。粗略估算来看，在 100 平方毫米的 SoC 上，面积优化型互连将节省约 3-5 平方毫米的面积，每个 SoC 可节省 30-50 美分的成本，具体因产量而定。

·       功耗 - 对于独立设备、消费类设备或物联网 (IoT) 设备而言，功耗都是一项关键参数。在有功功率模式下，互连 IP 的功耗低于 CPU 和 GPU，但这两者在任务完成后可以快速关闭。  实际上，对于大多数电池供电的系统而言，待机功耗决定了电池使用寿命。  若无数据通信但时钟处于开启状态，恰当管理互连功耗对于降低空闲（即待机）功耗至关重要。 
对于大部分时间处于待机模式的电池供电系统，需要采用低功耗互连。互连 IP 必须通过三级时钟门控实现功率控制策略，简化多个功耗域的形成，并且具有一个周期的功耗域唤醒和多个低功耗域交叉点。在 16 纳米工艺尺寸下，合理的互连功耗衡量标准为，每百万个互连逻辑门的待机功耗 < 0.5 mW。

·       功能安全 - 任务关键型应用必须满足严格的安全标准，例如汽车领域适用的 ISO 26262 标准。互连 IP 实现方案若要满足 ISO 26262 的 ASIL（汽车安全完整性等级）B、C 和 D 等级要求，需要具备弹性特性，以此弥补系统性和随机性错误，从而达到所需的故障检测和保护等级。为达到最高级别的 ASIL D 等级，互连 IP 需要执行网络接口单元逻辑复制、ECC（错误代码校正）和/或奇偶校验位数据路径保护以及数据包完整性检查。此外，互连 IP 供应商还必须能够提供功能安全手册以及随附的分析和工作成果，以证明互连 IP 适用于符合 ISO 26262 的系统。  如果没有这些文档和工作成果，就难以判定最终电子系统中的半导体组件是否符合要求。

·       信息安全 - 弹性特性可保护 SoC 免受制造和环境相关错误的影响，而信息安全特性可保护任务关键型硅片免受人为攻击。有效的互连必须能够实现防火墙，而防火墙通常由设计团队配置。互连必须具有分区隔离功能，以便在数据从 SoC 的一个区域传输到另一区域时保证信息安全。这些互连硬件功能应与整体系统级信息安全方案无缝集成，并能对整个方案起到强化作用。

·       生产率 - 生产率高的互连工具可加快部署速度，使 SoC 设计进度更具可预测性。互连 IP 软件工具应包括：

o   用于捕获客户、市场营销和设计意图的 SoC 要求和目标输入

o   有助于架构优化的设计探索

o   用于早期 SoC 和互连分析的多级建模功能

o   用于各种 SoC 拓扑结构的互连 RTL 生成功能

o   用于实现早期时序收敛的物理感知

o   可及时进行 NoC 验证的自动功能验证

o   实现 SoC 可见性的片上可观察性和调试

o   符合 ISO 26262 标准且可加速功能安全性分析的自动 FMEDA 输出

图 2.片上互连必须满足不同种类芯片的不同要求。

由 IP 和电子设计自动化 (EDA) 产品组成生态系统，不仅能够支持 Arm、Synopsys 和 Cadence 等公司的多种 IP 协议，同时，它还能够集成领先和新兴 EDA 供应商的模拟、仿真、验证、功能安全、建模以及布局布线工具。采用一流的高效率互连软件并实现与其他 IP 和 EDA 工具的生产级集成，将有助于降低研发成本，缩短 SoC 项目交付时间。

IP 利弊分析

尽管互连 IP 仅占 SoC 面积的 10%，但它可能造成延迟，甚至导致错过系统设计窗口。最好的情况是，形成次优的 SoC，但这种系统可能会引发时序问题、形成使 SoC 无法正常工作的死锁、导致 SoC 子系统数据不足、产生带宽瓶颈以及缺少相关功能等问题，从而不得不采用无法预料的变通方案，最终增加研发成本、延长项目时间。   因此，性能良好且经过验证的互连对于 SoC 设计项目获得成功至关重要。

结论

有效的互连 IP 开发需要经过多年的努力，并且可能耗费 0.7 至 1 亿美元。在此期间，务必脚踏实地，否则将会导致失败，产生大量的业务成本。为单个芯片设计互连就颇具挑战，而要交付适用于多种 SoC 设计的广泛互连解决方案需要进行大规模研发并耗费大量资金和精力。IP 团队的建设和保留可能具有挑战性 - 他们必须是跨学科团队（架构师、硬件工程师、软件开发人员和验证工程师），并且在开发项目进行过程中保持多年合作。

有效的互连将使复杂 SoC 的交付更轻松、更具可预测性并且成本更低。SoC 项目主管只需选择正确的互连方案即可。

作者：Arteris IP 总裁兼首席执行官 K Charles Janac