原创 PCB高速设计总结3

l        布局很重要<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

电容问题：PCB布局的时候给去耦电容留下空间（一般原则是：芯片在顶层；去耦电容在底层）。BGA封装的FPGA去耦电容无法靠近，我的原则是：在电源出入口，布电容阵列。

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如图，在1.2V电源出入BGA口处布置去耦电容阵列（顶层和底层各5个）

    时钟线走线：在布局时，要特殊考虑时钟的走线要求，我的原则是：时钟尽量靠近器件，顶层包地走线，晶体下铺铜；辅助时钟线或一些距离无法设计很近的时钟线，我在电源层切割，带状线，并包地。

时钟是整个高速系统的心脏。最容易受干扰，同时也是干扰源。走带状线、尽量靠近映像平面、包地，我想会有效降隔离，防止相互干扰。

l        20H原则和3W原则：20H原则：电源层要比地层小20H，降低耦合；为了防止串扰（即能量从一条线耦合到另一条线上）要遵循3W原则布线：二平行走线之间的距离间隔必须不小于单一走线宽度的3倍。

如图：时钟晶体下有铺铜，并且走线包地。平行走线间距遵循3W原则。

l        分层：PCB分层总的原则是信号线一定有存在相邻完整的印象回流平面，不可存在地环路，关键信号要保护性走线。

我这次布线是6层板：信号、地、信号、电源、地、信号

其中切割电源层，保留2个完整地层。

l        过孔：高速信号线和时钟线，尽量不要用过孔。上窜下跳线式的走线方式更是要避免，一般高速线要走内层。在布线的前就要计划好那个层走高速线。这次我用底层和内层走高速信号。差分过孔也要成对。

l        阻抗匹配：复杂公式我也弄不太明白，通俗点说，阻抗就是控制进入器件的能量。其主要和传输线本身的特性有关。阻抗匹配主要出现在外接端口中，这次有差分信号匹配阻抗为100欧姆。而在电路内部阻抗感觉上可以不与考虑。主要看的是芯片文档要求不要求，这个目前也不知道对不对，暂且这么做。

l        接地:对于仪器来说，接地简直就是门科学。如果你想做一个可靠的设备，接地是各种因素中的重中之重。

模拟地数字地问题：共地，跨数字模拟地走线问题。但这次考虑的问题很少。

孤岛地：以前我喜欢在顶层和底层大面积铺铜。大面积铺铜在高速信号中确实能减小干扰。但一定要注意孤岛地的问题，在信号中不要有小面积的孤岛地存在。这样反到引起干扰。

l        电源层切割：在可能的情况下，分割区域间距要大些。防止电压干扰。这次无法遵循这个原则，BGA封装太小，分割线只能做成10mil的。也只能这样了。

l        电容：

旁路电容：提高配电的质量、产生一个交流分路消除无意能量、滤波、主要在电源入口使用，最好要大一点，10uf-470uf范围内。

去耦电容：消除噪声对芯片的影响，对高频信号原则上每个电源接口都应该有去耦电容。去耦电容布置市，主要原则是使其环路面积尽可能的小。并且，不要拉长引线，应该直接‘打孔入地’。这样效果才好。

储能电容:补偿电流用。一般在电源接口出。感觉没用到过，而且和旁路电容有点像，一般我设计电源进入时要有一个大值电解电容，应该可以归结为储能电容。