原创 虹科 | 使用JESD204串行接口高速桥接模拟和数字世界

2022-5-25 15:40 527 2 2 分类: MCU/ 嵌入式 文集: 虹科干货分享

概述

JESD204标准专用于通过串行接口传输转换器样本。2006年,JESD204标准支持单通道上的多个数据转换器。以下修订版本:ABC相继增加了支持多通道、确定性延迟、错误检测和纠正等功能,并不断提高通道速率。JESD204的应用十分广泛,包括电信(无线、波束赋形、5G),航空航天(卫星通信、成像)和其他使用告诉ADCDAC的行业。

 

JESD204的历史

2006年,转换器分辨率和速度的提高推动了对用于处理转换器数据的高效串行接口的需求。JESD204A增加了对多通道和链路的使用以实现通道/器件同步。JESD204B允许单独的时钟驱动系统设备并引入确定性延迟。在8b10b编码下,建议的最大速度增加到12.5GbpsJESD204C将通道速率提高到32Gbps,并改为使用CRCFEC64b66b编码。新的JESD204D目前正在开发中,该版本将使用带有RS-FECPAM 4将通道速率提高到116G

转换器面向数据的框架

JESD 输入数据参数

M - 每个链接的转换器

S - 每个转换器的样本

N - 每个样本的位数(分辨率)

CS - 每个样本的控制位

N' - 样本容器 N' >= N+CS

 

JESD 成帧参数

L - 每个链路的通道

F - 每通道帧中的8位字节

K - MultiFrame (204B) 中的帧

E - 扩展多块中的多块 (204C)

HD - 高密度(允许样品拆分)

CF - 控制帧(帧末尾的 CS

转换器样本连续组合成一个帧,然后跨通道拆分


确定性延迟

JESD204B中引入的确定性延迟允许系统在整个复位、上电周期以及重新初始化事件中保持恒定的系统延迟。在大多数情况下,这是通过提供一个系统参考信号 (SYSREF) 来实现的,该信号在发送器和接收器之间建立一个公共时序参考,并允许系统补偿任何延迟可变性或不确定性。

主要陷阱和隐患

围绕JESD204标准进行系统设计的主要陷阱和隐患将涉及子类1中的系统时钟,其中确定性延迟是通过使用SYSREF实现的,SYSREF的生成和在不同系统条件下的利用也很关键。选择正确的帧格式和SYSREF类型来匹配系统时钟的稳定性和链路延迟十分具有挑战性。

规范对处理CRCFEC的比特顺序并不总是很清楚,技术图纸与真值表不匹配,这种差异会导致不同的实现方式,造成不兼容问题。虹科合作伙伴Comcores已经采取了措施来防止这些陷阱和隐患,如位的交换。如果需要这方面的技术支持,欢迎联系虹科技术工程师。

为什么选择虹科Comcores JESD204 IP

虹科Comcores JESD204 IP已在所有主要代工厂和低至5nm的工艺中进行了多次流片。此外,该JESD IP已通过与所有主要数据转换器和SerDes/PHY的互操作性测试,从而实现了高度兼容的设计。

作者: 虹科工业通讯, 来源:面包板社区

链接: https://mbb.eet-china.com/blog/uid-me-3988237.html

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