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用户1380946 2010-5-10 10:24: A tip for writing test bench of FSM; FSM： Finite State Machine 在写FSM的test bench时，会想要检查FSM的state，我知道的方法有下面几个： 1. 把state定义在UUT module的output port里。这样 ...; 2771 7 0 7

用户1380946 2008-10-17 23:21: 微软20号黑屏补丁注意及破解; 先声明下，这篇文章只是写给我的朋友，让他们对这个事件有个提前应对之策。本月20号微软将发布正版XP和Office验证补丁，没通过的用户将被黑屏（XP）或提醒（ ...; 3382 10 1 11

用户1380946 2008-3-28 22:16: 我的毕业设计（一）; 开始做毕业设计了。我的题目是“用SOPC实现LCD中文显示”。以后我会不断把我的进展跟大家分享，也希望大家给我提出宝贵的意见和建议。在此先谢谢了！相 ...; 4253 11 5 16

用户1380946 2007-12-25 13:18: 圣诞快乐; 今天是圣诞节，祝各位圣诞快乐！Happy Christmas! 另外，各位大虾们多多给我的SOPC设计题目提供些参考啊！谢谢了！ ...; 3417 10 0 10

用户1380946 2007-12-22 14:05: 我回来了; 各位朋友们，很不好意思，因为一些个人原因，博客很久没有更新了。现在基本正常了，而且开始着手做毕业设计。以后我会常来更新我的博客，把做毕业设计的心得体会 ...; 4243 10 0 10

用户1380946 2007-12-22 14:00: 求助：基于FPGA的SOPC设计题目; 马上面临毕业，我们已经开始着手准备做毕业设计了。我选的题目是“用SOPC实现LCD的中文显示”，这是一个比较老的题目了，相对也比较简单。以前的学长学姐，以及 ...; 4258 8 1 9

用户1380946 2007-7-27 16:21: VHDL和Verilog HDL的可综合性对比; 同学给我发了篇VHDL和Verilog HDL的可综合性对比的文章，觉得不错，发出来跟大家分享。谈VHDLVerilog的可综合性以及对初学者的一些建议 ...; 4976 9 1 10

用户1380946 2007-7-23 11:53: FPGA的PLL模块设计; 这篇文章介绍的是基于Altera器件（支持PLL的器件有Stratix III，Stratix II，Stratix II GX，Stratix，Stratix GX，Cyclone III，Cyclone II，Cyclone，HardCop ...; 5562 9 1 10

用户1380946 2007-7-23 10:11: 我成功求职纬创的经历; 我刚刚（6月）经历了我的第一次求职，并且一路一帆风顺，最后成功了。我把这次求职的经历和经验写出来跟大家分享。我们是被提前两周通知他们要来我们这 ...; 5707 11 12 23

用户1380946 2007-7-21 12:25: 华为FPGA设计规范; 无意中找到华为的FPGA设计流程指南，对他们公司的FPGA设计开发做出了相当详细的规定。贴出来供大家参考。华为FPGA设计流程指南 ...; 5609 10 1 9

用户1380946 2007-7-21 12:04: 我的FPGA学习起步; 我学习FPGA，进入这个领域是老师带的。他叫我先学习好VHDL语言，给我介绍了两本书：《VHDL硬件描述语言与数字逻辑电路设计》和《VHDL与数字电路设计》 ...; 4183 12 2 11

用户1380946 2007-3-26 16:47: AlteraFPGA开发软件安装指南; 我自己写的，希望对初学者有所帮助。里面涉及的破解方法仅供学习研究用，请不要用于商业目的。试用后请购买正版软件。 Altera FPGA开发软件安装指南 ...; 4275 5 0 5

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