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用户1629256 2012-9-10 21:37: [Craftor原创]精通ModelSim脚本(1); 精通ModelSim脚本(1) ModelSim之强大是毋庸置疑的。而ModelSim脚本语言的强大，也同样让人佩服得五体投地。在此文中，Craftor将一步一步教大 ...; 1171 10 0 10

modelsim

用户1629256 2012-9-10 11:29: SDRAM 控制器基本版 V2.3; 看看V1版实在太凌乱，现在对代码风格进行革新，共有两个小版本 V2.2两段式+同步输出+独热编码 V2.3两段式+同步输出。。这里有一些我自己的思想：1.两段式状 ...; 1375 8 1 9

fpga verilog

用户1629256 2012-9-10 11:06: 调用modelsim 不用每次都编译库文件转载谢谢观赏; Quartus II调用modelsim无缝仿真本篇文章为转载，写的不错，最近在学modelsim仿真，网上的教程很乱，把自己认为不错的整理贴出来，后 ...; 3380 6 0 6

quartus modelsim

用户1629256 2012-9-4 11:17: SDRAM控制器，V1版，最基本功能，仍在升级中。。。。; 以上是上电200us后，对SDRAM的初始化时序图：左数第一条黄线是对所有bank预充电，第二条到第三条黄线是8个刷新周期，第四条黄线是模式寄存器设 ...; 1216 12 3 15

fpga verilog

用户1629256 2012-8-9 10:13: 评论：@阿松的博客博客中提到的“让低端FPGA也能跑nios”; 强悍; 819 11 0 11

用户1629256 2012-8-5 20:02: 基于ISSI-IS61LV25616编写的fifo控制器（请热心网友大胆斧正，不吝赐教，重谢）; /** ****************************************************************************** * @file fifo_usv2.v * @author 西殿源 * ...; 2122 8 3 11

fpga verilog

用户1629256 2012-7-24 15:31: verilog 之组合逻辑; 对7,8,9三个点的采样值求和，完成对当前位的判决：三点之和大于1则判为高电平。; 911 7 0 7

fpga verilog

用户1629256 2012-7-24 15:23: lcd1602控制模块 V6; /** ****************************************************************************** * @file LCD_con_v6.v * @author 西殿源 * @v ...; 1085 11 0 11

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用户1629256 2012-7-24 15:21: 串口接收 V8; /** ****************************************************************************** * @file rx_rs232_v8.v * @author 西殿源 ...; 941 10 0 10

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用户1629256 2012-7-24 15:18: 串口接收 V6; /** ****************************************************************************** * @file rx_rs232_v6.v * @author 西殿源 * @ ...; 1008 10 0 10

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用户1629256 2012-7-24 15:14: 串口发送模块 V5; /** ****************************************************************************** * @file tx_rs232_v5.v * @author 西殿源 * @ ...; 932 8 0 8

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用户1629256 2012-7-24 15:11: 串口发送模块 V4; /** ****************************************************************************** * @file tx_rs232_v4.v * @author 西殿源 * @ ...; 952 7 0 7

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