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yannzi
2009-7-16 00:46
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破java,就这破玩意还要考试?
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就这破玩意还要人家背,无语。。。 一、 单项 选择 题 1. 关于 Java 选择结构下列哪个说法正确? ( ) ...
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yannzi
2009-7-7 11:04
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C++字符串及基本输入输出实验
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(一)带框架的问候语 1. 题意描述:练习 2-4 用一个单独的输出表达式输出上下边框和问候语之间 ...
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yannzi
2009-7-7 11:02
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C++ 程序设计五——类
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一、实验目的 l 熟悉、掌握类的设计与实现 二、实验环境 P4 1.7G 计算 ...
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yannzi
2009-7-7 11:01
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C++ 程序设计四——库算法、关联容器
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一、实验目的 l 熟悉库算法; l 熟悉关联容器; 二、实 ...
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yannzi
2009-7-7 10:59
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C++ 程序设计三——顺序容器类
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一、实验目的 l 熟悉输出格式的设置; l 熟悉 vector 、 list 类型的使用; ...
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yannzi
2009-7-7 10:59
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C++ 程序设计二——字符串及基本输入输出
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一、实验目的 l 进一步熟悉 C++ 的标准输入、输出功能; l 熟悉 vecto ...
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yannzi
2009-7-3 23:57
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LED点阵电子钟——设置时间
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//2009.07.02按键使用中断,提高了实时性,菜单一级基本完成。 //2009.07.03设置时间搞定大部分,不包括闪烁部分 ...
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yannzi
2009-7-2 00:15
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LED点阵电子钟——左循环显示DisplayCyc
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//2009.06.31测试按键OK //2009.06.31左循环显示DisplayCyc,勉强可用但显示的数目要超过一屏幕所能容纳的范围 图片不方便显示,就懒得弄了,仅仅为了纪 ...
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yannzi
2009-6-30 18:20
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LED点阵电子钟——DS1302+LED点阵
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yannzi
2009-6-30 15:07
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LED点阵电子钟——LED点阵显示
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2009.06.30:将字库放入code处,实现显示。
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yannzi
2009-6-26 21:58
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easyFPGA 使用函数
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// tryfunct.v module tryfunct(clk, n, result, reset); output result; input n; input reset, clk; re ...
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yannzi
2009-6-26 13:29
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easyFPGA 简单分频时序逻辑电路
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// half_clk.v module half_clk(reset, clk_in, clk_out); input clk_in, reset; output clk_out; reg clk_out; ...
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yannzi
2009-6-26 13:29
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easyFPGA 计数分频时序电路
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// fdivision.v module fdivision(RESET, F10M, F500K); input F10M, RESET; output F500K; reg F500K; reg ...
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yannzi
2009-6-25 23:38
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easyFPGA 用可综合的Verilog模块设计复杂的多输出状态机时常用的方法
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// fsm.v module fsm(Clock, Reset, A, K2, K1); input Clock, Reset, A; output K2, K1; reg K2, K1; reg ...
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yannzi
2009-6-25 13:34
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easyFPGA 加法器
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// half_adder.v module half_adder( A, //输入选择地址由开关决定,0:按下,1:未按下 ...
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