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用户193865 2009-3-29 19:08: DC概论五之high fanout; dc 在综合高扇出的网络的时候，约束优先级是： 1. 功能正确 2.DRC （ max_transition ,max_fanout ,max_capacitance ) 3.Setup time （ max_d ...; 8380 6 0 6

用户193865 2009-3-29 18:41: DC概论四之setup time 与 hold time 之三; 下面开始正式分析时间余量 slack 。其实有了上面的知识，只要稍微说明下大家都会很明白。在介绍 slack 之前，我们要先了解一下要求时间（ required ...; 2276 4 0 4

用户193865 2009-3-29 18:36: DC概论三之setup time 与 hold time 之二; 前面一篇讲了基本的建立时间和保持时间以及时序路径划分。在这篇开始之前，先介绍一下很经典而且会时常用到的用来讲解的一个电路图，如下。这篇文章的讲解也会 ...; 2637 3 0 3

用户193865 2009-3-29 18:16: 逻辑设计：Fanout与Skew; Dc 综合是基于路径，每个路径上都有 Cell 和 net ，所以基于路径的综合就是计算路径上的 delay 和 rc （ dc 是使用互连线模型进行估算）。 ...; 3812 4 3 7

用户193865 2009-3-29 14:13: 45nm设计需要高效的底层规划; 随着产业向45nm工艺节点的转移，更多的芯片设计将成为焊盘受限的设计，I/O布局和排序的效率也将直接影响裸片的尺寸。虽然这种技术危机迫在眉睫，但目前大多数 ...; 2426 5 0 5

用户193865 2009-2-27 00:41: CHIP IO Revise; 一，生成顶层模块二，时序约束设置; 2115 4 0 4

用户193865 2009-2-27 00:38: 逻辑综合FAQ; 1.命令逻辑意义命令行功能 analyze/elebrate translation read_verilog 建立GETECH库， link ...; 1936 3 0 3

用户193865 2009-2-25 22:12: FPGA的开发流程和关键步骤的含义; 综合（ Synthesize ）：就是将 HDL 语言、原理图等设计输入翻译成由与、或、非门和 RAM 、触发器等基本逻辑单元的逻辑连接（网表 ...; 2911 3 0 3

用户193865 2009-2-25 21:20: error C2059; 第一种：项目类型建立时缺失默认类库文件引起类型错误 #include "stdafx.h" 强制类型转换 coeff1 =float( sqrt( 1.0 / DIMENSION ) ); 第二种： #in ...; 2116 7 0 7

用户193865 2009-2-22 01:38: NC-Verilog命令解释; 我们知道，由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率，因此在进行模拟时必须经过 compile(ncvlog 命令）以及elaborate(ncelab命 ...; 5049 6 1 3

用户193865 2009-2-22 01:31: Part 5 Output the result; Part 5 Output the result $ ], X8 `( @6 e7 \+ b : k: a9 V5 @4 m+ n" u 5.1 DC支持输出什么格式？ 2 G9 q' X- m( e$ h% b! U) f DC可以输出.v ...; 1678 11 0 11

用户193865 2009-2-22 01:17: Design CompilerPart 4 Analyze the report(转); Part 4 Analyze the report ( F5 P) Y1 l j1 E' a3 m0 S ; C, H) 2 e+ S/ p2 K/ P8 l report_area 6 g; |: |+ W( F, I1 M* M 0 g; u, x; F, K$ ...; 1657 5 0 5

用户193865 2009-2-22 01:13: Design Compiler Part 3 Compile stategy; Part 3 Compile stategy 1 v s ?% p# `1 q8 U: P " f, k, d s' Z, @" y1 _ 3.1 综合时，有多少选择综合策略呢？ 6 r, g! @4 v+ k7 e+ d) c# W8 ...; 2492 5 0 5

用户193865 2009-2-22 01:03: Design Compiler Part 2 Constraint the design; Part 2 Constraint the design " M4 c2 K/ b- g v3 \( ` 6 u6 A4 T9 F' _4 O: K9 T' e+ Z 2.1 约束一个设计分为几个方面? 9 A) Q h+ X; x6 L ...; 2549 6 0 6

用户193865 2009-2-22 00:37: Design CompilerPart1 DC Basics(转); Design Compiler FAQ Part1 DC Basics $ M0 f, G; {8 t$ M) a1 \ 1.1 什么是DC? $ d+ w' ~) c% d9 j% b# 6 X- l9 K" C0 U0 X ( b! z9 v5 R5 w) }! p5 ...; 2424 6 0 6

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