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用户364627 2011-9-7 08:50: Quartus II中 warning; Quartus II中 warning 以下内容转载自EDACN 1.Found clock-sensitive change during active clock edge at time time on register ...; 1710 4 1 5

用户364627 2011-8-12 12:32: 关于sdram双向控制线inout疑问的解决; 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。I ...; 1788 8 0 8

用户364627 2011-8-10 14:01: sdram里面关于双向数据线控制的疑问; 在做sdram的modelsim仿真时，遇到这么一个问题，如有高手路过，求解答在testbench文件中加上model后做仿真，目的是在写信号时给出一串地址和对应 ...; 1383 6 0 6

用户364627 2011-8-7 15:39: 多种方式表达全加器; 全加器全加器能进行家数，被加数和低位来的进位信号相加，并根据求和结果给出该进位信号。真值表如下：输入输出 a b c ...; 1727 6 0 6

用户364627 2011-8-7 15:12: 行为建模与基本的行为建模语句; 1. 过程语句　　并发执行，时序条件或事件触发。每个模块中可以含任意个 initial 和 always 语句，块内部可顺序执行，块间的语句可以交叉执行。较适合的 ...; 1387 5 0 5

用户364627 2011-8-4 21:24: sdram的学习心得——与初学者共勉; 最近刚走出校园，走向工作的岗位，哎，说实话，这个难啊，其实我还有一年半才能研究生毕业呢，不过早点走出来也是为了更好的学习，学校的环境太安逸啦， ...; 2283 4 8 12

用户364627 2011-8-3 18:19: verilog中reg和wire类型的区别和用法; reg相当于存储单元，wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每 ...; 9456 4 0 4

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