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用户450568 2013-4-26 11:28: verilog HDL中定义位宽到底是[高位:0]还是[0:高位] 为什么看到了两种写法; 这两种都是可以的，匹配方式都是从右看到左，反了会报错。比如wire a ；wire b ；assign a = b ;就是b的0给a的7。而a = b 会报错。两种 ...; 6224 2 1 3

verilog 字符定义

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