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用户606004 2011-9-26 18:18
verilog 中文件输入/输出任务
系统函数$ fopen 用于打开一个文件,并还回一个整数指针.然后,$ fdisplay 就可以使用这个文件指针在文件中写入信息,写完后,则可以使用$ fclose ...
用户606004 2011-9-23 17:44
VCC、VDD、VEE、VSS的区别
电路设计以及PCB制作中,经常碰见电源符号:VCC、 VDD、VEE、VSS,他们具有什么样的关系那? 一、解释 VCC:C=circuit 表示电路的意思, 即接入电路的电压 ...
用户606004 2010-5-23 02:21
使用全局和第二全局时钟资源来减小clock skew(zz)
常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。 -- IBUFG即输入全局缓冲,是与专用全局时钟 ...
用户606004 2010-5-21 23:52
《ASIC中异步时序设计》学习笔记
1.“结绳法”   ?xml:namespace prefix = v /     “结绳法”关键是将信号结绳以后,使其保持了足够长的时间,以便另一个时钟可以正确地采样 ...
用户606004 2010-5-4 14:04
XILINX ISE的物理综合与优化
摘自:XILINX的《设计性能:物理综合与优化》 物理综合与优化流程 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / ...
用户606004 2010-5-3 23:40
xilinx 版帖子汇总V1.1
?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" /   转载自 : http://hi.baidu.com/dezochen/blog/item/e42c23caa1487 ...
用户606004 2010-5-2 00:25
时序约束、时序分析(ZZ)
  A 时序约束的概念和基本策略     时序约束主要包括周期约束(FFS到FFS,即触发器到触发器)和偏移约束(IPAD到FFS、FFS到O ...
用户606004 2010-5-1 01:35
XILINX DDR 控制器约束问题的解决
我的项目 在添加 MIG3.2的 约束文件后,会出现一些错误,这些错误大都会指出未知道指定的网点名字,打开约束文件分析是约束文件的路径和本项目路径不一致,在 ...
用户606004 2010-4-24 23:14
硬件开发的基本准则(zz)
1 充分了解各方的设计需求,确定合适的解决方案 启动一个硬件开发项目,原始的推动力会来自于很多方面,比如市场的需要,基于整个系统架构的需要,应用软件部 ...
用户606004 2010-4-22 22:42
generate语句的使用
在XILINX DDR IP核看到generate的语句,觉得很有用,尤其是在参数化IP核时,简洁了测试程序的编写。将其中语句摘出如下:   genvar i;          ...
用户606004 2010-4-14 22:19
MODELSIM自动退出
最近要用到XILINX 的DDR IP核,是核生成器3.2版本的。 首先将所有文件都加入MODELSIM工程中,属性中也加入到对应目录,库文件也编译好了,这样所有的文件都能 ...
用户606004 2010-4-1 22:30
Xilinx ram 使用笔记
写优先 输入数据同时写进存储器和驱动出书到数据输出端。 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" /   ...
用户606004 2010-3-28 00:55
74系列集成电路的分类及区别
74系列集成电路大致可分为6大类: 74××(标准型); 74LS××(低功耗肖特基); 74S××(肖特基); 74ALS××(先进低功耗肖特基); 74AS ...
用户606004 2010-2-24 00:11
ORCAD使用中常见问题汇集及答案(zz)
1、什么时FANOUT布线? FANOUT布线:延伸焊盘式布线。 dd dtt. com保证SMD器件的贴装质量,SsbbwW.com遵循在SMD焊盘上不打孔的原则,因此 www.8 t tt8. com ...
用户606004 2010-2-20 01:07
并串转换的三种方法
   传统的N位并串转换实现方法有两种:移位寄存器和FIFO。当采用移位寄存器时,收据首先通过锁存脉冲并行写入N个D触发器,然后这些D触发器首尾相连构成一个 ...
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