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电容阵列开关时序优化在A D 转换器中的应用
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时间:2019-05-28
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资料介绍
欲提高逐次逼近 式 A/ D 转 换器 的精 度,常 受到 内部 DAC(Digital-to-Analog Converter) 结构参数误差等因素的制约,同时 A/ D 转换器的低功耗问题亦受到关注 .为减小电 荷分布式 DAC 中电容离散引 入 的 积 累 梯 度 误 差, 改 善 输 出 积 分 线 性 度( INL, int egral nonlinearity), 引 入 INL bounded 算法 对实际 工艺 条件 下的 DAC 电 容阵列 的导 通时 序进行 了优 化 .通过 引入预 增益 级和 Latch 级,改进了内部比较器的结构,降低了静态功耗,提高了转换精度 和工艺 的可靠性 .仿真 结果 表明,设计 ADC 的分辨率可达 14 bit,其 INL 提高 2 倍以上,功耗 8 .25 mW .该设计可利用 0 .6 μm 2P2M 标准的 CMOS 工艺实现
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