介绍一种采用复杂可编程逻辑器件（ＣＰＬＤ） 对正交编码信号采集和处理的设计。为提高光电增量编码器的解码精度，以ＣＰＬＤ 为控制核心， 设计信号采集、信号处理和硬件驱动３ 个模块。采用ＶＨＤＬ硬件描述语言设计信号处理模块， 将其划分为滤波器、鉴相倍频器、计数器， 并进行访真和实验验证。结果表明该设计运行稳定、反馈精度高、可靠性强， 分辨率可达０ ． ０９°。