通过分析影响时统模块自守时精度的因索， 给出传统时统模块自守时精度低的原因， 提出了基于CPLD的自适应高精度时统模块的硬件设计和CPLD逻辑设计方法； 通过仿真及实际测试结果表明， 基于CPLD的自适应高精度时统模块的自守时时钟与参考时钟的误差每小时小于3.6MS， 并且根据自守时精度的数学模型， 通过提高晶振的频率可以提高模块的自守时精度。