设备端的通信产品要求启动快，采用FPGA 芯片时，加载时间要小于2 s，针对这个要求，介绍了企业中最常用的FPGA 从串加载方案，提出了一种利用CPLD 提高FPGA 加载速度的方案，并就改进方案给出数据分析结果。该方案理论计算结果表明: 当CPLD 工作时钟33 MHz 时，加载Altera 公司的EP3C120 FPGA，加载所需时间1． 65 s。CPLD 工作时钟提高，加载时间会大幅缩短，完全满足通信产品的要求，且该方案便于移植，可以应用于任何型号的FPGA 加载。