DAC的底噪收到采样时钟，自身热噪，数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响，特别是在LTE系统，系统指标要求没有GSM严苛的情况下，是不是可以降低数字链路的位宽，对下行链路处理单元的位宽从16bit降低到更低的bit位宽。
