AES（Advanced Encryption Standard）是一种非常流行的对称加密算法，字节替换是AES算法中十分重要的部分。针对采用复合域方法来实现字节替换吞吐率小的问题，本文利用先计算的方法进行了5级轮内流水线设计，去除关键路径上的一些计算来降低关键路径延迟提高吞吐率。在FPGA器件Virtex-6 XC6VLX240T上，通过Xilinx ISE 14.7进行仿真实验，结果表明在面积增加相对不大的情况下，提高了吞吐率以及吞吐率/面积比。