Verilog编码规范 Verilog编码规范！ |一. 强调Verilog代码编写风格的必要性。 | |强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有| |必要的。 | |每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写 | |代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自 | |己编写风格差别较大的代码，阅读和接受起来就困难一些。 | |曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行| |数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 | |遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调 | |试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开 | |发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 | |（实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用 | |那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路 | |更合理。本文更偏重的是，编写Verilog代码时的书写习惯。） | | | | | |二. 强调编写规范的宗旨。 | |缩小篇幅 ……