Fpga design flow Fpga设计流程 1. 使用modelsim进行功能仿真 导入源程序和testbench进行仿真，并保存波形文件（.wlf） 2，使用synplify pro对硬件描述语言编译并生成netlist 综合前要注意对器件的选择，方法是在project－>implementation option中对要下载的器件和网表的生成情况进行选择。综合后的网表有两种： RTL级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误 和不合理的地方，另外还可以对关键路径的delay和slack进行分析。 使用synplify pro要先新建工程，注意修改工作目录，然后添加所要编译的文件，要注意top文件要最 后一个添加，这样才可以保证生成的文件是以top文件来命名的 3，使用quartusⅡ根据netlist进行布线，并进行时序分析 在使用quartusⅡ前要做一些必要的设置，在assignments－>eda tools setting中的simulation中选择modelsim，并选择选项run this tools automatically after compilation。如果没有提前做这些设置，可以quartus做完编译布线后，做同样的设置 ，然后运行EDA netlist writer和eda simulation tool 在使用synplify pro得到满意的netlist后，可以在synplify pro中通过option－> quartusⅡ直接调用quartusⅡ，quartusⅡ对s……