基于VERILOG的一种高效验证平台的研究及应用２００６ 年第 ２３ 卷 第 １ 期 微电子学与计算机 ５５ 基于 Ｖｅｒ ｉｌｏｇ 的一种高效验证平台的研究及应用 董玲 １ 张松 １ 于宗光 １， ２ 陶建中 １， ２ （ １ 江南大学 ， 江苏 无锡 ２１４１２２ ） （ ２ 中国电子科技集团公司第 ５８ 研究所 ， 江苏 无锡 ２１４０３６ ） 摘 组成、 关键设计技术及 优 化 几 个 方 面 的 问 题 ， 并 在 此 基 础 上 用 要 ： 文章讨论了基于 Ｖｅｒｉｌｏｇ 验证平台的功能、 Ｖｅｒｉｌｏｇ ＨＤＬ 建立了高效的自检查验证平台 ， 实现了被测模型的输出与期望输出的自动比较。 关键词 ： 验证平台 ， 自检查 ， Ｖｅｒｉｌｏｇ ＨＤＬ， 结构优化 中图法分类号 ： ＴＮ４０７ 文献标识码 ： Ａ 文章编号 ： １０００－ ７１８０ （ ２００６ ） ０１－ ０５５－ ０５ Ｒｅｓｅａｒ ｃｈ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ ａｎ Ｅｆｆｉｃｉｅｎｔ Ｔｅｓｔｂｅｎｃｈ Ｂａｓｅｄ ｏｎ Ｖｅｒ ｉｌｏｇ ＤＯＮＧ Ｌｉｎｇ１， ＺＨＡＮＧ Ｓｏｎｇ１， ＹＵ Ｚｏｎｇ－ｇｕａｎｇ１，２， ＴＡＯ Ｊｉａｎ－ｚｈｏｎｇ１，２ （ １ Ｓｏｕｔｈｅｒｎ Ｙａｎｇｚｔｅ Ｕｎｉｖｅｒｓｉｔｙ， Ｗｕｘｉ ２１４１２２ Ｃｈｉｎａ ） （ ２ Ｔｈｅ ５８ｔｈ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａｔｉｏｎ， Ｗｕｘｉ ２１４０３６ Ｃｈｉｎａ） Ａｂｓｔｒ ａｃｔ： ： Ｆｕｎｃｔｉｏｎｓ， ｃｏｎｓｔｒｕｃｔｓ， ｃｒｉｔｉｃａｌ ｄｅｓｉｇｎ ｔｅｃｈｎｉｑｕｅｓ ａｎｄ ｏｐｔｉｍｉｚａｔｉｏｎｓ ｏｆ ｔｈｅ Ｖｅｒｉｌｏｇ－ ｂａｓｅｄ ｔｅｓｔｂｅｎｃｈ ｗｅｒｅ ｉｎｔｒｏ－ ｄ……