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xilinx评估板sp605的PCIe的verilog源程序(已经经过调试)
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资料介绍
sp605_pcie_x1_gen1_canuse\iseconfig\s6_pcie_v2_3_verilog_example_project.projectmgr.........................\.........\xilinx_pcie_1_1_ep_s6.xreport.........................\par_usage_statistics.html.........................\readme.txt.........................\....y_for_download\make_spi_flash.bat.........................\..................\routed.bit.........................\..................\sp605_pcie_x1_gen1.cfi.........................\..................\sp605_pcie_x1_gen1.mcs.........................\..................\sp605_pcie_x1_gen1.prm.........................\..................\sp605_program_spi.cmd.........................\s6_pcie_v2_3\doc\ds801_s6_pcie.pdf.........................\............\...\s6_pcie_v2_3_vinfo.html.........................\............\...\ug672_S6_IntEndptBlock_PCIe.pdf.........................\............\example_design\pcie_app_s6.v.........................\............\..............\PIO.v.........................\............\..............\PIO_32_RX_ENGINE.v.........................\............\..............\PIO_32_TX_ENGINE.v.........................\............\..............\PIO_EP.v.........................\............\..............\PIO_EP_MEM.v.........................\............\..............\PIO_EP_MEM_ACCESS.v.........................\............\..............\PIO_TO_CTRL.v.........................\............\..............\xilinx_pcie_1_1_ep_s6.v.........................\............\..............\xilinx_pcie_1_lane_ep_xc6slx45t-fgg484-3.ucf.........................\............\implement\implement.bat.........................\............\.........\implement.log.........................\............\.........\implement.sh.........................\............\.........\results\mapped.mrp.........................\............\.........\.......\routed.bit.........................\............\.........\.......\routed.ncd.........................\............\.........\.......\routed.pad.........................\............\.........\.......\routed.par.........................\............\.........\.......\routed.unroutes.........................\............\.........\.......\routed.v.........................\............\.........\xilinx_pcie_1_1_ep_s6.lso.........................\............\.........\xilinx_pcie_1_1_ep_s6.ngc_xst.xrpt.........................\............\.........\.st\work\work.sdbl.........................\............\.........\...\....\work.sdbx.........................\............\.........\xst.prj.........................\............\.........\xst.scr.........................\............\.........\xst.srp.........................\............\s6_pcie_v2_3_readme.txt.........................\............\.imulation\dsport\gtx_drp_chanalign_fix_3752_v6.v.........................\............\..........\......\gtx_rx_valid_filter_v6.v.........................\............\..........\......\gtx_tx_sync_rate_v6.v.........................\............\..........\......\gtx_wrapper_v6.v.........................\............\..........\......\pcie_2_0_rport_v6.v.........................\............\..........\......\pcie_2_0_v6_rp.v.........................\............\..........\......\pcie_brams_v6.v.........................\............\..........\......\pcie_bram_top_v6.v.........................\............\..........\......\pcie_bram_v6.v.........................\............\..........\......\pcie_clocking_v6.v.........................\............\..........\......\pcie_gtx_v6.v.........................\............\..........\......\pcie_pipe_lane_v6.v.........................\............\..........\......\pcie_pipe_misc_v6.v.........................\............\..........\......\pcie_pipe_v6.v.........................\............\..........\......\pcie_reset_delay_v6.v.........................\............\..........\......\pcie_upconfig_fix_3451_v6.v.........................\............\..........\......\pci_exp_usrapp_cfg.v.........................\............\..........\......\pci_exp_usrapp_com.v.........................\............\..........\......\pci_exp_usrapp_pl.v.........................\............\..........\......\pci_exp_usrapp_rx.v.........................\............\..........\......\pci_exp_usrapp_tx.v.........................\............\..........\......\xilinx_pcie_2_0_rport_v6.v.........................\............\..........\functional\board.f.........................\............\..........\..........\board.v.........................\............\..........\..........\isim_cmd.tcl.........................\............\..........\..........\simulate_isim.bat.........................\............\..........\..........\simulate_isim.sh.........................\............\..........\..........\simulate_mti.do.........................\............\..........\..........\simulate_ncsim.sh.........................\............\..........\..........\simulate_vcs.sh.........................\............\..........\..........\sys_clk_gen.v.........................\............\..........\..........\sys_clk_gen_ds.v.........................\............\..........\..........\wave.do.........................\............\..........\..........\wave.sv.........................\............\..........\..........\wave.tcl.........................\............\..........\..........\wave.wcfg.........................\............\..........\tests\tests.v.........................\............\.ource\axi_basic_rx.v.........................\............\......\axi_basic_rx_null_gen.v.........................\............\......\axi_basic_rx_pipeline.v.........................\............\......\axi_basic_top.v.........................\............\......\axi_basic_tx.v.........................\............\......\axi_basic_tx_pipeline.v.........................\............\......\axi_basic_tx_thrtl_ctl.v.........................\............\......\gtpa1_dual_wrapper.v.........................\............\......\gtpa1_dual_wrapper_tile.v.........................\............\......\pcie_brams_s6.v.........................\............\......\pcie_bram_s6.v.........................\............\......\pcie_bram_top_s6.v.........................\............\......\s6_pcie_v2_3.v.........................\s6_pcie_v2_3.gise.........................\s6_pcie_v2_3.veo.........................\s6_pcie_v2_3.xco.........................\s6_pcie_v2_3.xise.........................\s6_pcie_v2_3.xlpp.........................\s6_pcie_v2_3_flist.txt.........................\s6_pcie_v2_3_verilog_example_project.gise.........................\s6_pcie_v2_3_verilog_example_project.xise.........................\s6_pcie_v2_3_xmdf.tcl……
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