北大微电子学系 于敦山 ppt文档 一、Verilog HDL：Verilog应用Verilog语言的构成元素结构级描述及仿真行为级描述及仿真延时的特点及说明介绍Verilog testbench激励和控制和描述结果的产生及验证任务task及函数function用户定义的基本单元(primitive)可综合的Verilog描述风格二、Cadence Verilog仿真器：设计的编译及仿真源库(source libraries)的使用用Verilog-XL命令行界面进行调试用NC Verilog Tcl界面进行调试图形用户界面(GUI)调试延时的计算及反标注(annotation)性能仿真描述如何使用NC Verilog仿真器进行编译及仿真如何将设计环境传送给NC Verilog周期(cycle)仿真三、逻辑综合的介绍简介设计对象静态时序分析 (STA)design analyzer环境可综合的HDL编码风格可综合的Verilog HDLVerilog HDL中的一些窍门Designware库综合划分实验 (1)四、设计约束（ Constraint）设置设计环境设置设计约束设计优化设计编译FSM的优化产生并分析报告实验 (2)五、自动布局布线工具(Silicon Ensemble)简介……