FPGA开发讲座2:掌握Verilog的设计利器（ppt） FPGA开发基础公益培训（第2讲） 掌握Verilog的设计利器 个人新浪微博：lucky_mao 本文档所述内容仅代表个人观点，仅供学习交流使用，请勿用于商业用途 本文档所涉及参考资料均源于互联网和个人总结，如有侵权请及时不我联系，以做更正 主要内容 Verilog基本语法不设计方法 Verilog系统设计原则不技巧 Verilog进行典型电路的设计 进一步认识数字电路（1） 可靠性 数字电路：完成对电信号的组合逻辑和时序逻辑的变换。 速度 组合逻辑电路： 【单bit信号的变换过程】 信号的变换是“立即”发生。 1 理想信号 0 亚稳态 稳态 1 稳态 时序逻辑电路： 实际信号 在沿变时才会发生变换。 0 1 所有的数字信号其实都是模拟信号！信号 实际信号 电平的翻转会经历稳态->亚稳态->稳态。 示意图 0 ……