HuaWei Verilog 约束第1部分：命令规则 每个文件只包含一个module，module名要小写，并且与文件名保持一致 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接 由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识 推荐用parameter来定义有实际意义的常数，包括单位延时、版本号、板类型、单 板在位信息、LED亮灯状态、电源状态、电扇状态等 信号名长度不超过20字符 避免使用Verilog和VHDL保留字命令 建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk 或clk_表 示时钟， n表示低电平有效， z表示三态信号， en表示使能控制，rst 表示复位 保持缩写意义在模块中的一致性 同一信号在不同层次应该保持一致性 第2部分：注释 每个文件有一个文件头，文件头中注明文件名、功能描述、引用模块、设计者、设 计时间、修改信息及版权信息等 对信号、参量、引脚、模块、函数及进程等加以说明，便于阅读与维护，如信号的 作用、频率、占空比、高低电平宽度等 用“//”做小于1行的注释，用“/* */”做多于1行的注释 更新……