DDR3 SDRAM存储器体系结构提高了带宽，总线速率达到了600 Mbps 至1.6 Gbps (300 至800 MHz)，它采用1.5V 工作，降低了功耗，90-nm 工艺密度提高到2 Gbits。这一体系结构的确速率更快，容量更大，单位比特的功耗更低，但是怎样才能实现DDR3 SDRAM DIMM 和FPGA 的接口呢? 调平技术是关键。如果FPGAI/O 结构中没有直接内置调平功能，和DDR3 SDRAM DIMM 的接口会非常复杂，成本也高，需要采用大量的外部元件。那么，什么是调平技术，这一技术为什么非常重要? 白皮书 在 DDR3 SDRAM 存储器接口中使用调平技术 引言 DDR3 SDRAM 存储器体系结构提高了带宽， 总线速率达到了 600 Mbps 至 1.6 Gbps (300 至 800 MHz)，它采用 1.5V 工作，降低了功耗，90-nm 工艺密度提高到 2 Gbits。这一体系结构的确速率更快，容量更大，单位比特 的功耗更低，但是怎样才能实现 DDR3 SDRAM DIMM 和 FPGA 的接口呢 ? 调平技术是关键。如果 FPGA I/O 结构中没有直接内置调平功能，和 DDR3 SDRAM DIMM 的接口会非常复杂， 成本也高， 需要采用大量的 外部元件。那么，什么是调平技术，这一技术为什么非常重要 ? 为提高信号完整性，实现更好的性能， JEDEC 针对时钟和命令 / 数据总线定义了飞越 (fly-by) 匹配。飞越 拓扑降低了同时开关噪声 (SSN)，但是当时钟和地址 / 命令通过 DIMM 时，每一 DRAM 上会出现时钟和 数据 / 选通飞行时间 (flight-time) 斜移，如图 1 所示。 图 1. DDR3 SDRAM DIMM：飞行时间斜移降低了 SSN，必须通过控制器调整数据，调整范围为 2 个时钟 周期。 飞行时间斜移会高达 0.8 tCK，增大到足以无法确定数据会对应两个时钟周期中的哪一个。因此， JEDEC 针对 DDR3 存储器定义了 “调平”功能，让控制器调整每个字节通道的时序，补偿这种斜移。 最新的 FPGA 具有很多特性以实现多种应用中双倍……