当今的高性能FPGA，例如Altera® Stratix® III 器件，为设计工程师提供了硬件平台，满足了他们对新一代无线和视频算法的计算需求。尽管这些器件提供了专用硬件来实现乘累加(MAC) 等数字信号处理(DSP) 算法基本构建模块，设计人员还需要在寄存器传送级(RTL) 上迅速实现算法。 以前的设计流程含有C++ 等高级语言编写的算法函数模型，将其手动编码为RTL。手动建立RTL 的方法不但耗时，而且容易出错，对后端布线延时问题非常敏感。Catapult 高级C++ 综合被用于构建ASIC 硬件子系统，例如无线、视频和图像处理领域非常复杂并且需要进行大量计算的应用。Catapult 的ASIC 功能和Altera 加速库相结合，使设计人员能够从ANSI C++ 建模的算法迅速转换到运行在FPGA 硬件中的RTL。而且，这一设计流程还帮助设计人员直接从C++ 中找到FPGA DSP 模块，使用高级综合约束，很容易解决后端时序问题。 白皮书 使用 Catapult C 综合和 Altera 加速库设计高性能 DSP 硬件 引言 当今的高性能 FPGA，例如 Altera Stratix III 器件，为设计工程师提供了硬件平台，满足了他们对新一代无 线和视频算法的计算需求。尽管这些器件提供了专用硬件来实现乘累加 (MAC) 等数字信号处理 (DSP) 算 法基本构建模块，设计人员还需要在寄存器传送级 (RTL) 上迅速实现算法。 以前的设计流程含有 C++ 等高级语言编写的算法函数模型，将其手动编码为 RTL。手动建立 RTL 的方法不 但耗时，而且容易出错，对后端布线延时问题非常敏感。 Catapult 高级 C++ 综合被用于构建 ASIC 硬件子 系统，例如无线、视频和图像处理领域非常复杂并且需要进行大量计算的应用。 Catapult 的 ASIC 功能和 Altera 加速库相结合，使设计人员能够从 ANSI C++ 建模的算法迅速转换到运行在 FPGA 硬件中的 RTL。而 且，这一设计流程还帮助设计人员直接从 C++ 中找到 FPGA DSP 模块，使用高级综合约束，很容易解决后 端时序问题。 使用高级综合开发 DSP 算法 在典型的 DSP 算法设计流程中，软件设计人员或者系统规划人员采用 C++ 等高级语言对算法建模。在更高 级的抽象层上，系统规划人员可以将精力集中在功能上，而不用担心实施细节，例如系统流水线，以及需 要多少 FPGA DSP 模块才能满足性能要求等。算法功能可行后，建立完全符合面积和性能标准的规范，传 送给 RTL 设计人员。 R……